Буферное запоминающее устройство

 

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт.. свид- ву .— (22) Заявлено 15.07.80 (21) 2961262/18-24 (5I) М. Кл. с присоединением заявки №вЂ”

G 11 С 9ЮО

Гееударетееннмй камнтет (23) Приоритет—

СССР (53) УДК 681.327..6 (088.8 )

Опубликовано 15.04.82. Бюллетень № 14

Дата опубликования описания 25.04.82 по делам нзеаретеннй. н аткрмтнй (72) Автор изобретения

В. Н. Судариков (71) Заявитель (54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике, в частности может быть использовано для совместной работы с быстродействующими аналого-цифровыми преобразователями для измерения однократных и редкоповторяющихся процессов.

Известно буферное запоминающее устройство (БЗУ), содержащее регистры, в которых потенциальные однотактные триггеры соединены через схемы совпадения, коммутатор, входной регистр, прямые и инверсные входы которого попарно соединены со схемами совпадения, подключенными к разделительным входам триггеров, образующих первую числовую линейку. Коммутатор представляет собой сдвиговый кольцевой регистр, каждый разрядный выход которого соединен со вторыми схемами совпадения.

Триггер, генератор и логические схемы образуют устройство привода. Устройство обладает высоким быстродействием, поскольку работа всех элементов схемы происходит синхронно (1).

Однако такое устройство требует больших затрат оборудования, поэтому. может быть использовано только в случае, когда объем хранимой информации невелик.

Наиболее близким к предлагаемому техническим решением является БЗУ, содержащее накопитель, адресные входы которого соединены с выходами дешифратора, входы которого подключены к соответствующим выходам адресного счетчика. Вход адресного счетчика соединен с выходом блока управления. Информационные входы накопителя соединены с выходами входного регистра, входы которого соединены с входными шинами устройства. Выходные шины накопителя соединены со входами выходного регистра, выходы которого соединены с выходными шинами устройства. Объем памяти такого устройства может быть достаточно большим, поскольку в качестве запомина15 ющих элементов могут быть использованы интегральные ЗУ большой емкости (2).

Недостатком такого устройства является низкая надежность вследствии того, что после окончания записи под влиянием внешних дестабилизирующих факторов информация, хранящаяся в БЗУ, может быть искажена.

Цель изобретения — повышение надежности устройства.

920834

Поставленная цель достигается тем, что в буферное запоминающее устройство, содержащее накопитель, адресные входы которого подключены к выходам дешифратора, информационные входы — к одним выходам входного регистра, а выходы накопителя под ключены к информационным входам выходного регистра, управляющий вход которого подключен к соответствующему выходу блока управления, адресный счетчик, выходы которого подключены ко входам дешифратора, а вход — к соответствующему выходу блока управления, входы входного регистра являются входами устройства, дополнительно введены сумматоры, первые входы которых подключены к выходам накопителя, вторые входы — к выходам выходного регистра, а выходы сумматоров являются выходами устройства, и элементы И вЂ” ИЛИ вЂ” НЕ, одни входы которых подключены к одним выходам входного регистра, другие входы— к другим выходам входного регистра, а выходы элементов И вЂ” ИЛИ вЂ” НЕ подключены к другим входам входного регистра, управляющие входы элементов И вЂ” ИЛИ вЂ” НЕ подключены к соответствующим выходам блока управления.

На фиг. 1 представлена структурная схема предлагаемого устройства; на фиг. 2— временные диаграммы работы устройства.

Предлагаемое БЗУ содержит накопитель

1, дешифратор 2, адресный счетчик 3, блок

4 управления, входной регистр 5, элементы

И вЂ” ИЛИ вЂ” НЕ 6, выходной регистр 7, сумматоры 8, входные шины 9 устройства и выходные шины 10 устройства.

Устройство работает в режиме записи и в режиме считывания.

Режим записи. Перед началом записи триггеры входного регистра 5 и адресный счетчик 3 устанавливаются в исходное состояние. Блок 4 управления переключает элементы И вЂ ИЛИ вЂ 6 таким образом, что, открытыми оказываются вентили, подключенные к прямым выходам триггеров входного регистра 5.

На входе D каждого из триггеров входного регистра 5 устанавливается тот же логический уровень, что и на его инверсном выходе. При поступлении входного кода на входные шины 9 устройства соответствующие триггеры входного регистра 5 переключаются, а блок 4 управления переключает элементы И вЂ” ИЛИ вЂ” НЕ 6 таким образом, что включенными оказываются вентили элемента 6, соединенные с инверсными выходами триггеров входного регистра 5. На входе

D каждого из триггеров входного регистра

5 устанавливается тот же логический уровень, что и на его прямом выходе, Вследствие этого преключения другие коды, поступающие на входные шины 9 устройства, не изменяют состояния триггеров входного регистра 5.

Информация с выходов входного регистра 5 регистрируется накопителем l. После

4 окончания регистрации блок 4 управления изменяет состояние адресного счетчика 3, соединенного со входами дешифратора 2, и пе реключает вентили элементов И вЂ” ИЛИ вЂ” НЕ

6 в прежнее состояние. При поступлении следующих кодовых импульсов на входные шины 9 устройства процесс записи повторяется. Входной регистр 5 совместно с элементами 6 осуществляет кодирование поступающей с входных шин 9 инфор10 мации таким образом, что каждый последующий код формируется из предыдущего состояния регистра 5 и кода, поступившего с входных шин 9.

Режим считывания. Перед началом считывания адресный счетчик 3 и триггеры выходного регистра 7 устанавливаются в то же состояние, что и при подготовке к записи.

Первое число выхода накопителя 1 поступает на входы D триггеров выходного регистра

7 и через сумматоры 8 на выходные шины 10 устройства. После считывания информации

20 с шин 10 во внешнее устройство импульсом блока 4 управления осуществляется запись информации с выхода накопителя 1 в триггеры выходного регистра 7. Одновременно с этим изменяется состояние адресного счетчика 3, в результате чего на выходных шинах накопителя 1 появляется .следующее записанное в нем число. В результате поразрядного логического суммирования по mod 2 каждого текущего состояния выходных шин накопителя 1 с их предыдущим состоянием зо на выходных шинах 10 устройства информация считывается в том же порядке и в той форме, в какой она поступает при записи на входной регистр 5.

Эпюры фиг. 2 (а, б) относятся к режиму записи, эпюры фиг. 2 (г — е) относятся к режиму считывания, а эпюры фиг. 2в являются общей для обоих режимов. На фиг, 2а приведен пример поступления кодовых импульсов с одной из входных шин 9 на вход с триггера соответствующего разряда вход4„ного регистра 5. На фиг. 2б показаны моменты переключения вентилей элементов

И вЂ” ИЛИ вЂ” НЕ 6 блоком 4 управления. На фиг. 2 приведена эпюра изменения состояния упомянутого триггера входного регистра 5. Состояние этого триггера записывает45 ся в накопитель 1 и при считывании с соответствующей его шины поступает на вход

D триггера выходного регистра 7 и один из входов соответствующего сумматора 8 по mod 2. На фиг. 2г приведено изменение состояния упомянутого триггера выходного, регистра 7. На фиг. 2d показана информа- ция, поступающая на выходную шину 10 с выхода соответствующегО сумматора 8 по

mod 2. На фиг. 2е приведена информация, считываемая во внешнее устройство по дан ному разряду, соответствующая сигналам, поступившим на входную шину 9.

В предлагаемом устройстве, вследствие введения промежуточного кодирования, в случае сбоя хранящейся в памяти информа920834

5 ции под влиянием внешних достабилирующих факторов при считывании, каждому искаженному числу соответствует другое искаженное число с отклонением в том же разряде.

При использовании m БЗУ данного типа, последовательно управляемых одним блоком управления, искаженные числа отстоят друг от друга на расстоянии. m, что позволяет не только отличить искаженную информацию, но и, используя методы корреляционного анализа, восстановить истинную картину записанного процесса. Кроме того, время регистрации информации в этом случае также уменьшается в m раз.

Формула изобретения

Буферное запоминающее устройство, содержащее накопитель, адресные входы которого подключены к выходам дешифратора, информационные входы — к одним выходам входного регистра, а выходы наI копителя подключены к информационным входам выходного регистра, управляющий вход которого подключен к соответствующе6 му выходу блока упрАвления, адресный счетчик, выходы которого подключены ко еходам дешифратора, а вход — к соответствующему выходу блока управления, входы входного регистра являются входами устройства, отличающееся тем, что, с целью повышения надежности устройства, оно содержит сумматоры, первые входы которых подключены к выходам накопителя, вторые входы — к выходам выходного регистра, а выходы сумматоров являются выходами устto ройства, и элементы И вЂ” ИЛИ вЂ” НЕ, одни входы которых подключены к одним выходам входного регистра, другие входы — к другим выходам входного регистра, а выходы элементов И вЂ” ИЛИ вЂ” НЕ подключены к другим входам входного регистра, управ 1 ляющие входы элементов И вЂ” ИЛИ вЂ” НЕ подключены к соответствующим выходам блока управления.

Источники информации, принятые во внимание при экспертизе щ 1. Авторское свидетельство СССР № 411652, кл. Н 03 К 15/00, 1974, 2. Авторское свидетельство СССР № 515154, кл. G 11 С 9/00, 1976 (прототип) .

920834

Составитель С. Шустенко

Редактор В. Бобков Texpeg А. Бойкас Корректор Г. Решетняк

Заказ 2356/62 Тираж 624 Поднисное

ВНИИПИ Государственного комитета СССР по делам изобретений и оч крытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП <Патент», г. Ужгород, ул. Проектная, 4