Делитель частоты с переменным коэффициентом деления

 

САНИЕ

Союз Советских

Социалистических

Республик

<и> 1

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 02.07.80 (21) 2983048/18-2 1 с присоединением заявки №вЂ” (23) Приоритет— (51) М. К.

Н 03 К 23/00

Государственный комитет

СССР (53) УДК 621.374..44 (088.8 ) Опубликовано 15.04.82..Бюллетень № 14

Дата опубликования описания 25.04.82 по делам изобретений. н открытий (72) Авторы изобретения

В. П. Антонюк, Ю. А. Манджуло и В. (71) Заявитель (54) ДЕЛИТЕЛЬ ЧАСТОТЫ С ПЕРЕМЕННЬ1М

КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ

Изобретение относится к автоматике и вычислительной технике, в частности может быть использовано в цифровых синтезаторах частоты.

Известен делитель частоты с переменным коэффициентом деления, содержащий счетчик младшего разряда, счетчик старших разрядов, шину кода управления младшим разрядом, шину кода управления старши-. ми разрядами и двухпозиционный счетчик с двумя возможными коэффициентами пересчета (1,) .

Однако недостатком делителя частоты является то, что для повышения быстродействия требуется существенно ограничивать набор реализуемых коэффициентов деления.

Кроме того, необходимы дополнительные затраты на формирование специфических кодов управления, а также присуща девиация фазы выходного сигнала, определяемая дрейфом задержки счетчика старшия разрядов и весьма нежелательная при построении синтезаторов частоты.

Целью изобретения является расширение функциональных возможностей при одновременном уменьшении девиации фазы выходного сигнала при сохранении быстродействия.

Поставленная цель достигается тем, что в делитель частоты с переменным коэффициентом деления, содержащий счетчики младшего и старшего разрядов и шины кода управления младшим и старшими разрядаs ми, введены D-триггеры, элементы И вЂ” НЕ и ИЛИ и инвертор, при этом входы синхронизации D-триггеров и счетчика младшего разряда подключены к входной шине, шина кода управления младшим разрядом под10 ключена к S-входу первого D-триггера и через инвертор к S-входу второго D-триггера, инверсный выход первого D-триггера подключен к S-входам счетчика младшего разряда и третьего D-триггера, инверсный выход счетчика младшего разряда подключен к своему D-входу, к D-входу третьего D-триггера и к счетному входу счетчика старших разрядов, инверсный выход третьего D-триггера соединен с первым входом элемента

ИЛИ и с D-входом четвертого D-триггера, прямой выход которого подключен к R-входу счетчика старших разрядов и к D-входам первого, второго и пятого D-триггеров, а инверсный выход объединен с инверсным выходом второго D-триггера и подключен к

R-входам счетчика младшего разряда и тре921097

10

Формула изобретения тьего D-триггера, инверсный выход пятого

D-триггера соединен с S-входом четвертого

D-триггера, а прямой выход — с первыми входами элементов И вЂ” НЕ, вторые входы которых подключены к соответствующим шинам кода управления старшими разрядами, а выходы — к соответствующим S-входам счетчика старших разрядов, инверсные выходы которого соединены со вторыми входами элемента ИЛИ.

На чертеже представлена структурная электрическая схема делителя частоты с переменным коэффициентом деления.

Устройство содержит входную шину 1, шину 2 кода управления младшим разрядом, инвертор 3, D-триггеры 4 — 8, счетчик младшего разряда, выполненный на D-триггере 9, шину 10 кода управления старшими разрядами, элементы 11 HE — И, очетчик старших разрядов 12, элемент 13 ИЛИ, выход 14.

Входная шина 1 подключена к синхронизирующим входам D-триггеров 4 — 9, шина 2 кода управления младшим разрядом связана с S-входом D-триггера 4 и через инвертор с S-входом D-триггера 5; шина 10 кода управления старшими разрядами подключеl на ко входам элементов 11, другие входы которых соединены с прямым входом D-триггера 8. Счетный вход счетчика старших разрядов 12 совместно с D-входами D-триггеров 6 и 9 подключены к инверсному выходу D-триггера 9, К-вХод счетчика старших разрядов 12 совместно с D-.âõîäàìè D-триггеров 4, 5 и 9 подключен к прямому выходу D-триггера 7, S-входы счетчика 12 поразрядно соединены с выходами элементов 11

HE — И, инверсные выходы счетчика 12 подключены ко входам элемента 13, выход которого совместно с инверсным выходом

D-триггера 6 соединен с D-входом D-триггера 7, инверсный выход которого совместно с инверсным выходом D-триггера 5 подключен к R-входам D-триггеров 6 и 9. Инверсный выход D-триггера 4 соединен с

S-входами D-триггеров 6 и 9, инверснь и выход D-триггера 8 соединен .с S-входом

D-триггера 7 и с выходом 14 устройства.

Основой делителя частоты с переменным коэффициентом деления служит счетчик, младший разряд которого представлен Dтриггером 9, а старшие разряды, начиная со второго — счетчиком старших разрядов !2. При достижении счетчиком состояния 2 — 1 (для и-разрядного счетчика, вклюи чая младший разряд), с помощью D-триггеров 4 — 8 формируется временная диаграмма перехода, обеспечивающая синхронные вхождение в цикл перехода, предустановку счетчика в состояние N — 3 (где N — требуемый коэффициент деления ДПКД) и синхронный выход из цикла перехода в цикл счета. При этом D-триггеры 4 и 5 выполняют функцию синхронной установки D-триг15

55 гера 9 соответственно в единичное и нулевое состояние. D-триггер 6 дублирует состояния D-триггера 9, поскольку все их одноименные входы попарно связаны; D-триггер 6 реализует дополнительный инверсный выход в младшем разряде.

Этот выход, монтажно объединенный с выходом элемента 13, позволяет без дополнительной задержки определить моменты вхождения счетчика в состояние 2" — 1 и выхода из этого состояния. D-триггер 7 формирует сигнал обнуления счетчика и, кроме того, служит для синхронного формирования Dтриггерами 4 и 5 сигналов установки младшего разряда и D-триггером 8 сигнала установки в единицу требуемых разрядов счетчика 12. На инверсном выходе D-триггера 8 генерируется выходной сигнал устройства, служащий также для удержания D-триггера 7.

Введение D-триггеров в предлагаемом включении обеспечивают условия необходимые и достатбчные для полностью синхронной «безвентильной» реализации цикла перехода, D-триггеры, все связи между которыми осуществляются непосредственно без применения дополнительных вентилей, позволяют достичь максимального быстродействия, равного быстродействию автономного триггера.

Поскольку выходом предлагаемого устройства служит выход одного из D-триггеров, девиация фазы выходного сигнала и р а кти чески отсутствует.

Делитель частоты с переменным коэффициентом деления, содержащий счетчики младшего и старших разрядов и шины кода управления младшими и старшими разряда ми, отличающийся тем, что, с целью расширения функциональных возможностей при одновременном уменьшении девиации фазы выходного, сигнала при сохранении быстродействия, в него введены D-триггеры, элементы И вЂ” HE и ИЛИ и инвертор, при этом входы синхронизации D-триггеров и счетчика младшего разряда подключены к входной шине, шина кода управления младшим разрядом подключена к S-входу первого

D-триггера и через инвертор к S-входу второго D-триггера, инверсный выход первого

D-триггера подключен к S-входам счетчика младшего разряда и третьего D-триггера, инверсный выход счетчика младшего разряда подключен к своему D-входу, к D-входу третьего D-триггера и к счетному входу счетчика старших разрядов, инверсный выход третьего Р;триггера соединен с первым входом элемента ИЛИ с D-входом четвертого D-триггера, прямой выход которого подключен к R-входу счетчика старших разрядов и к D-входам первого, второго и пятого

921097

Составитель В. Чернышов

Редактор А. Долинич Тепрел А. Бойкас Корректор В. Бутяга

Заказ 2381 75 Тираж 954 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д, 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4

D-триггеров, а инверсный выход объединен с инверсным выходом второго D-триггера и подключен к R-входам счетчика младшего разряда и третьего D-триггера, инверсный выход пятого D-триггера соединен с S-входом четвертого Ь-триггера, а прямой выход — с первыми входами элементов И вЂ” НЕ, вторые входьг которых подключены к соответствующим шинам кода управления старшими разрядами, а выходы — к соответствующим S-входам счетчика старших разрядов, инверсные выходы которого соединены с вторыми входами элемента ИЛИ.

Источники информации, принятые во внимание при экспертизе

l. Манасеевич В. Синтезаторы частот (Теория и проектирование). М., «Связь», 1979, с. 262 †2, рис. 6.27 (прототип).