Устройство для формирования сигнала переноса при суммировании многофазных кодов

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

<п>922728 (61) Дополнительное к авт, свид-ву (22) Заявлено 31@179 (21) 2746881/18-24 (У) М. Кл.

G D6 F 7/49 с присоединением заявки ¹

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет

Опубликовано 23,04,82. Бюллетень ¹ 15 (53) УДК 681. 325.5 (088. 8) Дата опубликования описания 23. 04. 82 (72) Авторы изобретения

В.И.Кочергин и A.ô.Ëåêàðåâ (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ СИГНАЛА

ПЕ PEHOCA ПРИ СУММИ РОВАНИИ МНОГОФАЗНЫХ

1 КОДОВ 2

Изобретение относится к цифровои технике и предназначается в основном для использования в электроприводах постоянного и переменного тока с; цифровым управлением, а также систе.мах автоматики.

Известны цифровые электроприводы, где используется сложение цифровых. сигналов в старшем разряде многофазного кода с учетом результата сложения (сигнала переноса) в младших разрядах (1) .

Известен сумматор для работы с многофазными кодами (основание n 2) где применяется матричный сумматор размерами пхп и матрица сложения переноса размером 2хп. Из этого сум- матора может быть выделена схема формирования сигнала переноса в старший разряд, которая содержит матрицу сложения переноса и часть элементов квадратной матрицы ниже главной диагонали (2), Отличительной особенностью такого, устройства является высокое быстродействие, но оно содержит много элементов и требует многократных преобразований из кода в код, НаиболЕе близким к изобретению является устройство для формнрова» ния сигнала переноса, которое может быть выделено иэ сумматора, при этом один операнд поступает непосредственно в многофазном коде, .а второй преобразуется в блоке дешифратора в промежуточный код. Входные шины первого операнда поступают на вход блока сложения переноса размером 2xn/2, выходные шины которого совместно с выходными шинами блока дешифра-. ции поступают в матричный сумматор размерами в/2xn/2, часть элементов этого матричного сумматора участвует в формировании сигнала переноса в старший разряд, выходные шины . этих элементов матричного сумматора соединены с выходами логического блока, другие входные шины которого соединены с шинами операндов разряда и шиной переноса из младшего разряда (31 .

Данное устройство содержит меньше элементов, но также требует многократных преобразований из кода в код, и, кроме того, колйчество оборудования его все же сравнительно велико.

Цель изобретения — повышение быстродействия и уменьшение количества оборудования;

922728 с шиной прямого значения последующе65

Поставленная цель достигается тем, что в устройстве формирования сигнала переноса при суммировании многофазных кодов, содержащем в каж-, дом разряде элементы И и ИЛИ, а также узлы дешифрации старших разрядных комбинаций первого и второго операндов устройства, входы которых соединены с шинами инверсных значе: ний нечетных и шинами прямых значений четных двоичных разрядов <о представления данного разряда многофазного кода первого и второго операндов устройства соответственно при суммировании чисел с вычислением только значения переноса первые вхо- 15

1 ды элементов И первой группы соединены с соответствующими выходами узла дешифрации старших разрядных комбинаций первого операнда, второй вход каждого нечетного элемента И первой группы соединен с шиной инверсного значения соответствующего четного двоичного разряда представ« ления данного разряда многофазного кода второго операнда устройства, второй вХод каждого четного элемента И первой группы соединен с шиной прямого значения последующего .нечетного двоичного разряда представления данного разряда .многофазного кода второго операнда устройства, 30 первые входы элементов И второй группы соединены с соответствующими выходами узла дешифрации старших разрядных комбинаций второго операнда, второй вход каждого нечетного эле- 35 мента И второй группы соединен с шиной инверсного значения соответствующеro нечетного двоичíoro разряда представления данного разряда многофазного кода пеРвого операнда уст« 4О ройства, второй вход каждого четного элемента И второй группы соединен с шиной прямого значения последующего нечетного двоичного разряда представления данного разряда много- 4 фаЗного кода первого операнда устройства, выходы элементов И первой и второй групп и первого.и второго элементов И соединены с входами первого элемента ИЛИ, выход которого соединен с выходом :переноса из данного разряда устройства, первые входы элементов И третьей и четвертой групп соединены с выходами узлов дешифрации старших разрядных комбинаций первого и второго операндов соответственно, начиная с вторых выходов, второй вход каждого нечетного элемента И третьей группы соединен с шиной инверсного значения соответ60 ствующего четного двоичного разряда представления данного разряда многофазного кода второго операнда устройства, второй вход каждого четного элемента И третьей группы соединен

ro нечетного двоичного разряда представления данного разряда многофазного кода второго операнда устройства за исключением последнего двоичного разряда, второй вход каждого нечетного элемента И четвертой группы соединен с шиной инверсного значения соответствующего четного двоичного разряда представления данного разряда многофазного кода первого операнда устройства, второй вход каждого четного элемента И четвертой группы соединен с шиной прямого значения последующего нечетно- го двоичного разряда представления данного разряда многофазного кода первого операнда устройства за исключением последнего двоичного разряда, входы первого элемента И соединены с шинами инверсных значений первых двоичных разрядов представления данного разряда многофазного кода первого и второго операндов устройства выходы элементов И третьей и четвертой группы, выходы третьего и четвертого элементов И и первые выходы узлов дешифрации старших разрядных комбинаций первого и второго операндов соединены с входами второго элемента ИЛИ, выход которого подключен к первому входу второго элемента И, второй вход которого соединен с входом переноса в данный разряд устройства, входы третьего элемента И соединены с шиной инверсного значения первого двоичного разряда представления данного разряда многофазного кода первого операнда устройства и с шиной прямого значения последнего двоичного разряда представления данного разряда многофазного кода второго операнда устройства, входы четвертого элемента И соединены с шиной инверсного значения первого двоичного разряда

;представления данного разряда много« фазного кода второго операнда устройства и с шиной прямого значения последнего двоичного разряда представления данного разряда многофазного .: кода первого операнда устройства.

На фиг.l приведена функциональная схема одного разряда устройствауна фиг.2 - зависимость между сигналами пятифазного кода и сигналами обычного десятичного кода1 на фиг.3 таблица сложения.

Устройство содержит узлы 1 и 2 дешифрации старших разрядных комбинаций первого и второго операндов, содержащие элементы И 3 - б;,и элементы И 7 - 10 соответственно, элементы И 11 и 12, элементы И 13 - lб, образующие первую группу, элементы И 17. - 20, образующие вторую группу, элементы ИЛИ 21 и 22, элементы И 23 - 25, образующие третью груп/

922728

Формула изобретения

Устройство для формирования сигнала переноса при суммировании многофазных кодов, содержащее в каждом разряде элементы И и ИЛИ, а также узлы дешифрации старших разрядйых комбинаций первого и второго операндов устройства, входы которых соединены с шинами инверсных значений нечетных и шинами прямых значений четных двоичных разрядов представления данного разряда многофазного кода первого и второго операндов устройства соответственно, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и уменьшения количества. оборудования, при суммировании чисел с вычислением только пу, элемент И .26, элементы И 27, 29, образующие четвертую группу, элемент И 30, шины 31 и 32 прямых и инверсных значений разрядов представления данного разряда первого и второго операндов A и В. 5

Первые входы элементов И 3 - 6 соединены с шиной 31 сигнала A a вторые входы - с шинами 31 сигналов

Ay A< А 3 и А 0 соответственно. Первые входы элементов И 7 - 10 соеди» иены с шиной 32 сигнала В, а вторые входы - с шинами 32 сигналов В, В4,.

В3 и В 1. Шины 31 и 32 сигналов A„

В„соединены с входами элемента И ll,.

Выходы элементов И 3 — 10 соедине11 ны с первым входом элементов И 13—

20 соответственно, вторые входы которых соединены с шинами 32 сигналов Bg В (3 В4 и В5 и шинами 31 сиг налов А 1, А3, А4 и А5 соответственно.

Выходы элементов И 4, 5, 6, 8, 9 и 10 соединены с первыми входами элементов И 23, 24, 25, 27 и 28 соответственно, вторые входы которых соединены с шинами 32 сигналов В

В3, В4, А, A g и А4 соответственно.

Входы элемента И 26 соединены с шинами 31 и 32 сигналов А„ и В . Входы элемента И 30 соединены с шиной

31 и 32 сигналов Ag, В . Входы эле- 30 мента ИЛИ 21 соединены с выходами элементов И 11 - 20, выход его является выходом 33 данного разряда устройства. Входы элемента ИЛИ 22 соединены с выходами элементов И 3, 7, 35

23 - 30, а выход - с входом элемента И 12, другой вход которого подключен к входу 34 переноса из пре-. дыдущего разряда устройства.

Для рассмотрения работы устрой» 40 ства обратимся к зависимости между многофазным кодом и обычным цифровым кодом, На фиг.2 приведены сигналы пяти-. фазного кода (О „, Я, Q >, 04 и 0 ) и соот вет ст вующие им си гн алы о бычного цифрового кода, которые выражаются зависимостями . 0 =QqQg, 7 =030 i 8 =Q Q 9 " :

Q5Qà

Согласно этим зависимостям элементы И 3 — 6 выдают сигнал о наличии на их входе кодовой комбинации, cooTветствующей следующим цифрам обычного цифрового кода первого операнда A„. А = 9, А А = 8 ч

«Ф

А А = 7 ч 8 ч 9

Ъ= 1l

А . А = 6 ч 7 ч 8 ч 9 60

1=

Соответственно элементы И 7 - 10 выдают сигнал о наличииина их входе кодовой комбинации,. соответствующей следующим- цифрам обычного цифрового кода второго операнда 65

В - В 6 v 7 ч 8 ч 9

В„- В 7 ч 8 ч 9,, В . В 8 ч 9

3 .1 ф

В, Bg 9 . в соответствии с таблицей сложения цифровых сигналов A и В (фиг.3) перенос в старший разряд PÄ должен формироваться при цифрах результата сложения ниже главной диагонали, а при наличии переноса с младшего разряда Рч, „ - и при цифрах главной диагонали 9 .

Множество цифр результата сложения, определяющих сигнал переноса Р„ может быть записано логической формулой

Р„= М 1р„„ч и.„ где M„множество цифр результата сложения ниже главной диагонали;

M — множество цифр результата сложения, включающих главную диагональ и ниже. Сигнал множества М форми;; рует ся соответственно на выходах элементов, которые через элемент

ИЛИ 21 поступают на выход 33. Сигнал множества М формируется соответственно на выходах элементов И 3, 7, 23 -- 30, которые через элемент ИЛИ 22 подаются на первый вход элемента И

12, на второй вход-которого подается сигнал переноса P <„ c входа 34.

Получение сигнала переноса.непосредственно по значениям сигналов фаз операндов позволило повысить быстродействие предлагаемого устройства и уменьшить количество оборудования за счет исключения промежуточных операций по вычислению конкретного значения результата сложения, необходимых для получения сигнала переноса в полном сумматоре.

Симметричность многофазного кода и простота его дешифрации .позволила получить сигнал переноса из подмножеств, многократно перекрывающих друг друга, что повысило надежность работы устройства в целом.

922728 значения переноса, первые входы элементов И первьй группы соединены с соответствующими вь|ходами узла дешифрации старших разряДных комбинаций первого операнда, второйвХод каждого нечетного элемента И первбй-группы соединен с шиной инверсного значения соответствующего четного двоичного разряда представления данного разряда многофазного кода второго операнда устройства, второй вход каждого четного элемента И пер« вой группы соединен с шиной прямого значения последующего нечетного двоичного разряда представления данного разряда многофазного кода второго операнда устройства первые вхо-, ды элементов И второй группы соединены с соответствующими выходами узла дешифрации старших разрядных комбинаций второго операнда, второй вход каждого нечетного элемента И второй группы соединен с шиной инверсного значения соответствующего четного двоичного разряда представления данного разряда многофазного кода первого операнда устройства, второй вход каждого четного элемента И второй группы соединен с шиной прямого значения последующего нечетного двоичного разряда представления данного разряда многофазного кода первого операнда устройства, выходы элементов И первой и второй групп и первого и второго элементов И соединены с входами пер1 вого элемента ИЛИ, выход которого соединен с выходом переноса из данного разряда устройства, первые входы элементов И третьей.и четвертой групп соединены с выходами узлов дешифрации старших разрядных комбинаций первого и второго операндов соответственно, начиная с вторых выходов, второй вход каждого нечетного элемента И третьей группы соединен с шиной инверсного значения соответствующего четного двоичного разряда представления данного разряда многофазного ...кода второго операнда устройства, второй вход каждого четного элемента И третьей группы соединен с шиной прямого значения последующего нечетного двоичного разряда представления данного разряда многофазного кода второго операнда устройства, за исключением последнего двоичного разряда, второй вход каждого нечетного элемента И четвертой группы соединен с шиной инверсного значения соответствующего четного двоичного разряда представления данного, .разряда многбфазного кода первого операнда устрой--5 ства, второй вход каждого четного элемента И четвертой группы соединен с шиной прямого значения последующего нечетного двоичного разряда представления данного--разряда много(0 фазного кода первого операнда устройства, за исключением последнего двоичного разряда, входы первого элемента И соединены с шинами инверсных значений первых двоичных разряf5 дов представления данного разряда многофазного кода первого и второго

1 операндов устройства, выходы элементов И третьей и четвертой групп, выходы третьего и четвертого элементов И и первые выходы узлов дешифрации старших разрядных комбинаций первого и второго операндов соединены с входами второго элемента ИЛИ, выход которого подключен к первому входу второго элемента И, второй вход которого соединен с входом переноса в данный разряд устройства, входы третьего элемента И соединены с шиной инверсного значения первого двоичного разряда представления данного разряда многофазного кода первого операнда устройства и с шиной прямого значения последнего двоичного разряда представления данного разряда многофазного кода второго операнда устройства, входы четвертого элемента И соединены с шиной ..инверсного значения первого двоичного разряда представления данного разряда многофазного кода второго операн40 да устройства и с шиной прямого зна« чения последнего двоичного разряда представления данного разряда ..многофазного кода первого операнда устройства.

45 Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР по заявке 9 2352761/18-24, кл. G 06 F 7/385, 1978.

2. Прангишвили И.В.и др. Микроэлектроника и однородные структуры для построения логических вычислительных устройств. М,, Наука, 1967, с. 176 рис. 4.22.

3. Авторское свидетельство СССР по заявке Р- 2585230/18-24, кл, G 06 F 7/385, 1978 (прототип) .

922728

b, Составитель В.Березкин

Техред С. мигунова Корректор Л.Бокшан

Редактор В.Данко

Филиал ППП Патент, г. Ужгород, Ул. Проектная, 4

Заказ 2581/63 Тираж 732 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5