Устройство для вычисления квадратного корня

 

Союз Советскнх

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

< >924703 (61) Дополнительное к авт. свид-ву (22) Заявлено 071279 (21) 2848207/18-24 с присоединением заявки ¹ (23) Приоритет

Опубликовано 300482. Бюллетень Мо 16

Дата опубликования описания 30 ° 04.82 (511 М. Кп. з

G 06 F 7/552

Государственный комитет

СССР по делам изобретений и открытий

jSS) УДК 681 325, (088. 8). (72) Авторы изобретения

Б.В.Цесин, A.À.Þîñòàê и В.М.Пронин

I (71) Заявитель (54) УСТРОИСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАДРАТНОГО

КОРНЯ

Изобретение относится к вычислительной технике и манжет быть исполь- зовано для аппаратной реализации операции вычисления квадратного корня в универсальных и специализированных вычислителях.

Известно устройство для извлечения квадратного корня, содержащее ге,нератор импульсов, элементы И, счетчик, сумматор накапливающего типа.

Извлечение квадратного корня в нем осуществляется путем подсчета суммы членов ряда последовательных нечетных чисел (1).

Основн, недостатком известного 15 устройства является его низкое быст-. родействие, определяемое числом циклов вычисления, зависящим от диапаэона чисел.

Наиболее близким по технической сущности к предлагаемому является устройство для вычислейия квадрат" ного корня, содержащее входной и выходной регистры, блок управления блок возведения в квадрат, схему сравнения, блок подбора цифр (21.

Недостатком известного устройства . является его низкое быстродействие, вызванное во-первых, формированием в каждом такте только одной цифры результата, во-вторых, необходимостью в каждом такте возводить в квадрат числа, разрядность которых равна разрядности подкоренного выражения.

Время вычисления квадратного корня в известном устройстве примерно равно

П ЗМН 1 где Il — разрядность подкоренного выраженият. !!,„ „ - время возведения в квадрат п-разрядных чисел.

Целью изобретения — повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для вычисления квадратного корня, содержащее входной и выходной регистры, блок подбора цифр результата, -блок управления, введены формирователь сомножителя, блок умножения, вычитатель и шифратор, а блок подбора цифр результата содержит регистр адреса, регистры верхнего и нижнего значений, блок памяти и коммутатор, причем вход блока памяти соединен с выходом регистра адреса, выходы блока памяти соединен с первыми входмч регистров верхнего и нижнего эначе!.ий, выходы которых подключены к соответствующим входам коммутатора, выход

924703

50 ка управления, седьмой выход которого соединен с выходом триггера, инверсный вход которого подключен к первому входу элемента ИЛИ-НЕ, входы регистра сдвига и триггера соединены которого соединен с входами регистра адреса, выходного регистра и с первыми входами формирователя сомно— жителя и блока умножения, вторые входы которых подключены соответственно к выходу сдвига выходного регистра 5 и выходу формирователя сомножителя, первый и второй входы шифратора соединены с выходами старших разрядов соответственно входного и выходного регистров, а выход шифратора подключен к второму входу регистра нижнего значения, выход блока умножения соединен с входом вычитаемого вычитателя,вход уменьшаемого которого подключен к выходу входного регистра,15 а выход - к входу сдвига входного регистра и к первому входу блока управления, второй и третий входы которого соединены с выходами младших разрядов регистров нижнего и верхнего значений соответственно, выходы блока упранления, с первого по седьмой, подключены к управляющим входам входного и выходного регистров, формиронателя сомножителя, регистров адреса, нижнего и верхнего значений коммутатора соответственно.

Блок управления содержит две матрицы памяти, линию задержки, регистр, дешифратор адреса микрокоманд, гене- 30 ратор тактовых сигналов, дешифратор условий, элементы ИЛИ-НЕ, ИСКЛЮЧАЮЩЕГ ИЛИ, триггер, регистр сдвига, причем выход генератора тактовых сигналов подключен к первому нходу 35 дешифратора адреса микрокоманд, выход которого соединен с первыми входами первой и второй матриц памяти и с первым входом дешифратора условий, второй,и третий входы которого соединены с выходами элементов ИЛИ-НЕ и ИСКЛЮЧАЮЩЕЕ ИЛИ соответственно, выход,дешифратора условий соединен с вторым нходом второй матрицы памяти, выход которой через линию задержки подключен к входу регистра, выход которого соединен со входом дешифратора адреса микрокоманд, входы элемента ИЛИ-НЕ являются первым входом блока управления, входы элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ являются соответственно вторым и третьим входами блока упранпения, четвертый вход дешифратора условий соединен с выходом младшего разряда регистра сдвига, выход которого соединен с вторым и третьим выходами блока управления, первый, второй, четвертый, пятый и шестой выходы первой матрицы памяти являются соответственно первым, вторым, четвертым, пятым и шестым выходами бло- 60 с третьим и седьмым выходами первой матрицы памяти соответственно.

На фиг. 1 приведена структурная схема устройства для вычисления квадратного корня; на фиг. 2 — функциональная схема блока памяти и шифратора; на фиг. 3 — диаграмма осуществления подбора четырех цифр результата на фиг. 4 — функциональная схема формирователя сомножителя; на фиг.5 функциональная схема блока умножения; на фиг. б — функциональная схема блока управления; на фиг. 7 — граф-схема алгоритма (ГСА) работы предлагаемого устройства.

Устройство для нычисления квадратного корня (фиг. 1) содержит входной 1 и выходной 2 регистры, блок 3 управления, блок 4 памяти, регистр

5 адреса, регистры нижнего 6 и верхнего 7 значений, коммутатор 8, блоки

4 — 8 объединены в блок подбора цифр результата, шифратор 9, формирователь 10 сомножителя, блок 11 умножения, нычитатель 12, выходы 13 и 14 старших разрядон регистров 1 и 2 соответственно, выход и вход сдвига

15 и 16 регистров 2 и 1 соответст— венно, выходы 17 и 18 младших разрядон регистров 6 и 7 соответственно, выходы 19 — 25 блока 3 управления.

Блок 4 памяти и шифратор 9 (фиг.2) содержат элементы памяти, включающие дешифратор 26 адреса и матрицу 27 запоминающих элементов.

Формирователь сомножителя 10 (фиг. 4) содержит группы элементов И

28 и группу элементов ИЛИ 29.

Блок 11 умножения (фиг. 5) содержит сумматоры 30, первый и второй входы которого 31 и 32, управляющий вход 33, а ныход младшего разряда .34.

Блок 3 управления (фиг. 6) содержит первую 35 и вторую 36 матрицу памяти, линии 37 задержки, регистр 38, дешифратор 39 адреса микрокоманд, генератор 40 тактовых сигналон, дешифратор 41 условий, элемент

ИЛИ-НЕ 42, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ

43, триггер 44, регистр 45 сдвига.

ГСА (фиг. 7) содержит вершины

46 — 54. На ГСА информация на выходах комбинационных узлов обозначена буквой A с соответствующей позицией, присвоенной комбинационному узлу.

В предлагаемом устройстве для вычисления квадратного корня входной

1 и ныходной 2 регистры, регистр 5 адреса и регистры 6 и 7 могут быть реализованы íà D-триггерах. Предполагается, что блок 4 памяти, комм татор 8, шифратор 9, формирователь

16, блок 11 умножения и нычитатель

12 реализованы в ниде комбинационных схем. В этом случае синтез блока 4 памяти и шифратора 9 может быть произведен изнестными методами по соот-. ветствующим таблицам истинности.

924703

Тогда

ЗО

35 а ю1п1 2(х + 2») 60 ходимо по диаграмме на фиг. 3 принять 65

Блок 4 памяти и шифратор 9 могут быть также реализованы на элементах памяти, имеюцих дешифратор адреса.

При этом сокрацается количество обо- рудования и обеспечивается регулярность их структур.

Элемент памяти (фиг. 2) содержит дешифратор 26 адреса и матрицу 27.запоминающих элементов, причем выход дешифратора 26 адреса соединен со входом матрицы 27 запоминающих элементов, выход которой является входом элемента памяти, вход которого есть вход дешифратора 26 адреса.

Коммутатор 8 содержит в каждом разряде два элемента И, выходы которых соединены со входами элемента ИЛИ.

Блок 4 памяти, регистр 5 адреса, регистры нижнеге 6 и верхнего 7 значений и коммутатор 8 предназначены для осуществления подбора К цифр результата (К принимает целочисленные значения в пределах 3 4< К < -",n разрядность подкоренного выражения).

Регистры 5 — 7 имеют К разрядов, а блок 4 памяти содержит 2К(2 — 1) запоминающих элементов.

Диаграмма, изображенная на фиг. 3, -иллюстрирует последовательность осуществления подбора четырех цифр результата. В вершине диаграммы нахо-. дится величина (при К = 4 она к равна 8). Значения двух последующих величин, формируемых из предыдущей, отличаются от нее на + 2 ", где номер уровня расположения последующих величин (1 -< i < К). Вершина диаграммы соответствует первому уровню. Значение предыдущей величины помещается в регистр 5 адреса, которое определяет адрес обрацения и по которому из блока 4 памяти в регистр нижнего значения 6 считывается последуюцая величина, меньшая предыдущей, а в регистр верхнего значения 7 последующая величина, большая преды" душей. Нужное значение выбирается блоком 3 управления через коммутатор

8 из регистра б или регистра 7.

С помощью шифратора 9 формируется начальное приближенное значение (x1) очередных К цифр результата на осно-вании содержимого старших разрядов входного регистра 1 (д)и выходного регистра 2 (х „). Для этого строятся таблицы значений х 111,„ и х ща„ при всех возможных комбинациях значений и х „ . По диаграмме осуществления подбора K цифр результата (фиг. 3) определяется приближенное значение х; так, чтобы его уточнением можно было бы получить все значения х; в диапазоне от х 1„„ до х . Найример, пусть Х = 4, х 11 „ = 10, х

° = 14. Тогда, чтобы получить все значения в диапазоне от 10 до 14, необ45

55 приближенное значение х « = 12.Величины х 11„„ и х „„а„ определяются, исходя из представления подкоренного выражения D в виде D >, (p х„) что эквивалентно 1=1

M 1-1

D>, С (2Е х;+ х )х;, 1=1 1=1 где х„ — величина К цифр результата, определенных в 1-оМ такте с учетом их весовой позиции> И= — — количество тактов, необходимых для определения и цифр результата.

Для определенности принимаем, что величина подкоренного выражения является нормализованным числом:

-"«< D с 1. После окончания 1-ro, такта. формируется остаток d; i, 0-(-, х;), что эквивалентно

-K(lit) d;

-1 <и,„c —, !ii

Ь(Предположим, что первый вход шифратора 9 соединен с (К + 1) старшими разрядами входного регистра 1, а второй вход шифратора 9 соединен с К старшими разрядами выходного регистра 2.

С учетом этого неравенство (1) преобразуется в эквивалентное:

d к(;+1) d + 2

2(х + 2 к ) 2 сх;,„с 2х„(2), Покажем, что при 1 Ф 1 х««1;111

<1

Для этого запишем ле- вую часть неравенства в виде с

1x, 2 ) с М +«), откуда следует, что ве -K(1<<) Н1

d личина точно равна x . + 1

1х„Ф)".) или меньше его. Поэтому принимаем

Из неравенства (2) при 1 ф 1 следует, что

d+2 х та»1 2х „ ри 1 = 1 имеем: х и 1Ч х«11ах

16+ 2.

С учетом весовых позиций величин х. и d и обеспечения значения вели1 к чины х; в пределах 0 < x . < 2, что определяет сомножитель 2», формулы

924703 для определения х ; ; и М,„д„,примут вид кг» при 1 = 1 хщ >,,= 2» l>d x «2>) + " к д+2" 5 к ау,,= 2 2 х1

Ниже приведена таблица истинности шифратора 9, причем для определения принято, что К = 4. Значения старi ших разрядов,поступаюцих на первый вход шифратора 9 с выхода 13 входного регистра 1, обозначены через d, а на второй вход с выхода 14 выходного регистра 2 — через х . Вес старшего разряда величины d равен

2 = 1. Так как в каждом такте определения очередных К цифр результата производится.сдвиг получившего остатка по цепи 16 на К разрядов в сторону старших разрядов, то целесообраэ- 20 но показать, что содержимое входного регистра 1 в каждом такте не будет превышать величины, равной двум. Действительно, если доказать, что выполняется условие. 25

4 j»

Dmay3 Рх,.) с 2 ° 2 то подтверждается вышесказанное,т.е., что содержимое входного регистра 1 в каждом такте не превыш ет величины, равной двум. Так как D < 1, то D>ii q= 3() (х; + 2 ), тогда

Продолжение таблицы х 16

7 б б 5

10 13 8

11 13

14 15 10

15 15 11

10 9 8 8

10 9 9 8

Е„» +1 ) » СМ.

Ы

- к >(б — -1 (° (31

19 - 14 12 12 ll 10

20 — 14 14 12 11 11

»ли

24 — — 15 14 14 13

45, 25 - " 15 15 14 13

15 14 14

50.28

15 15

"1 х 16

15 15

qe 1 1

1 — 1 1

2 " 2 2

3 3, . 2

4 — 3 3

1 1

1 1

1 1

2 2

3 2 2 65

Полученное неравенство выполняется при всех входящих в него значениях х, Значения величин в таблице приведены в десятичной системе счисления. При построении таблицы учтено, что если «с D с 1; К = 4,то х„,,„=

1 — 0,1011 (i>.

0 11 12 13 14 15

d I6

0 11 12 13 14 15

5 — 4 4 3 3 3 ч б 5 4 4 4 3

7 - 5 5 5 4 4

8 12 б б 5 5 5

9 13 7 б 6 5 5

8 8 7 6 б

12 14 9 8 8 7 7

13 15 10 9 8 8 7

16 - 12 10 10 9 9

17 — 12 12 10 10 9

18 — 13 . 12 11 10 10

21 — 15 14 12 12 11

22 — 15 14 14 12 12

23 - 15 15 . 14 13 12

27 15 15 14

30 15

31 15

При расширении разрядности значений Ы и х „ точность предскаэываемых шифратором 9 значений возрастает.

В формирователе 10 (фиг. 4) первый вход каждой группы элементов И 28

924703

10 соединен с выходом коммутатора 8, а второй вход группы элементов И 28 с выходом 21 блока 3 управления и является управляющим входом формирователя 10, а выход каждой группы элементов И 28 соединен с первым входбм группы элементов ИЛИ 29 с учетом их весовой позиции, второй вход группы элементов 29 цепью сдвига 15 соединен с выходом выходного регистра 2; а выход группы элементов ИЛИ

29 является выходом формирователя 10.

С помощью последнего в „.,i-ом такте формируется значение (22 x ; + х „), равное удвоенному содержимому регист1 ра 2 ()) 2,.) > поступающему на второй 15 вход группы элементов ИЛИ 29, увеличенное на величину (х,.), поступающую с выхода коммутатора 8 с учетом весовой позиции труппы из К цифр результата, которые определяются в 7() данном такте, путем выдачи блоков 3 соответствующего управляющего сигнала на второй вход нужной группы элементов И 28.

Блок 11 умножения может быть реа- 25 лизован по матричному принципу, как это показано на фиг. 5. Он содержит

К (п + 1) разрядных комбинационных сумматоров 30, сдвинутых друг относительно друга на один разряд, пер- 30 вый вход 31 каждого из которых соеди-, нен с выходом формирователя 10, а второй вход 32 всех сумматоров, кроме первого, — с выходом значений п старших разрядов предыдущего сумматора

30 (для первого сумматора 30 на его вход 32 подается нуль), управляющий вход 33 каждого, сумматора 30 соединен с соответствующим разрядом, IIoc» тупающим на первый вход блока 11 умножения с выхода коммутатора 8., выход последнего сумматора 30, а также выходы 34 младшего разряда всех остальных сумматоров 30 являются выходом блока 11 умножения, в котором реализован способ умножения с младших 45 разрядов. Если значение на управляющем входе 33 сумматора 30 единица, то на вход сумматора 30 передается число, поступающее на его первый вход

31, если нуль, то передаются нули. 50

С помощью блока 11 умножения формируется произведение

55 . Блок 3 управления может быть реализован по микропрограммному принципу по схеме уилкса с запоминающим устройством микрокоманд в виде двух запоминающих элементов 27, как это показано на фиг. 6.

Первая 35 и вторая 36 матрицы памяти представляют собой постоянные запоминающие устройства (ПЗУ), выбор-65 ка из которых осуществляется путем возбуждения соответствующей шины.

Первая матрица 35 представляет собой накопитель определенных наборов управляющих сигналов. Выборка необходимого набора управляющих сигналов осуществляется путем возбужцения соот" ветствующей шины матрицы 35 сигналами с выходов дешифратора адреса микрокоманд 39. Образующиеся на выходах матрицы 35 сигналы, как сигналы микроопераций поступают в необходимые узлы устройства. Блок 3 управления формирует четыре микрокоманды, соответствующие вершинам 47, 51, 52 и 53

ГСА. Вторая матрица 36 предназначена для управления последовательностью выполнения микрокоманд. Выборка необходимого адреса следующей микрокоманды производится путем возбуждения соответствующей шины. матрицы 36 сигналами с выхода дешифратора 39 при выполнении тех микрокоманд, после которых не проверяются условия перехода, и сигналами с выхода де-. шифратора 41 условий при выполнении тех микгокоманд, после которых имеются условия перехода. Так, после выполнения микрокоманд, соответствующих вершинам 52 и 53 ГСА, условий перехода нет, а после выполнения микрокоманд, соответствующих вершинам

47 и 51 ICA, производится проверка условий перехода. Сигналы дешифратора

41 возбуждают одну из трех шин матрицы 36,соответствующую переходу к выполнению одной из микрокоманд, действия в которых указаны вершинами 51

53 ГСА. Эти сигналы формируются в соответствии со следующими логическими выражениями: 5< (48 л "50

B. (48 49 0 ъ =дд 4(1д мд дд о) чддч)чщ чдд)

В ) i В 1 и В 53 ходе дешифратора 41 для формирования перехода к вершинам 51, 52 и 53 ГСА соответственно;

4 У40 У ур условия перехо да, соответствующие вершинам 48, 49 и 50 ГСА, сформированные при выполнении текущей микрокоманды. Условие, соответствующее вершине 48 ГСА и указывающее, что обнаружен нулевой результат вычитания, формируется элементом ИЛИ-НЕ 42. Условие, соответствующее вершине 49 ГСА и указывающее, что значения в младших разрядах регистров 6 и 7 отличаются, формируется элементом HCKJIIO×ËÞÖÅE ИЛИ

43. Для управления выходным регистром 2, формирователем 10 и в качест924703

12 ве счетчика тактов используется вЂ

Tl

t, разрядный регистр 45 сдвига. В каждом такте работы устройства в сдви гающем регистре 45 производится поразрядное продвижение логической еди5 ницы. Это позволяет управлять соответствующей группой элементов И 28 формирователя 10 и производить запись информации в нужные К разрядов регистра 2 (момент записи в регистр

2 определяется сигналом с соответствующего выхода 20). Так как значение логической единицы появится в младшем разряде сдвигающего регистра 45 только в последнем. такте, то состояние этого разряда и будет определять последний такт (вершина

50 ГСА).

Генератор тактовых сигналов предназначен для задания определенной частоты выборки наборов управляющих 20 сигналов при постоянной длительности тактов. Импульсы с его выхода поступают на дешифратор 39 и в зависимости от кода адреса микрокоманды, находяцегося в регистре 38, воэбуж- 25 дают необходимые шины матриц 35 и

36. Так как код в регистре 38 должен изменяться только после завершения всех процессов, связанных с выполнением текуцей микрокоманды, по- 3О этому коды с выхода второй матрицы

36 подаются в регистр 38 через линии

37 задержки, включаемые в каждую разрядную. цепь. Для запоминания зна.,ка результата вычитания используется :П-триггер 44, причем запись знака ,результата вычитания и обнуление последнего производится по сигналам, поступающим на его управляющие входы с соответствующих выходов первой матрицы 35.

При управлении регистром б на его управляющий вход поступают сигналы с соответствующих выходов 23 матрицы 35, определяющие прием информации в регистр б с выходов блока 4 памяти или шифратора 9.

При управлении регистром 7 на его управляющий вход поступают сигналы с соответствующих выходов 24 матрицы 35, определяющие прием информации в регистр 7 с выхода блока 4 памяти или обнуление регистра 7.

При работе блока 3 управления по коду адреса микрокоманды, находящемуся в регистре 38, дешифратором 39 выбирается одна из шин матрицы 35.

При подаче тактовых сигналов от генерйтора 40 формируются все необходимые управляющие сигналы. Выборка адреса следуюцей микрокоманды из 60 матрицы 36 производится дешифратором

39, если после выполняемой микрокоманды не выполняется условный пеГ реход. Если он выполняется, то по сигналу дешифратора 39 разрешается

Ü5 анализ условий перехода с помощью дешифратора 41 условий.

После формирования условий перехода и их анализа дешифратором 41 производится выборка адреса следующей микрокоманды из матрицы 36. Выбранный адрес записывается в регистр

38 через время, определяемое величиной линий 37 задержки.

Устройство для вычисления квадратного корня работает следующим образом.

В исходном состоянии входной регистр 1 содержит подкоренное выражение, выходной регистр 2, регистры

5 — 7, сдвигающий регистр 45 и триггер 44 блока 3 управления содержат нули. В каждом такте работы устройст" ва определяется К цифр результата.

Для этого производится следующее.

По содержимому регистра адреса микрокоманды 38 производится считывание первой микрокоманды (верши)1а 47 ГСА) которая помещает в регистр б нижнего значения сформированное с помощью шифратора 9 приближенное значение очередных К цифр результата, обнуляет регистр 7 и продвигает единицу в сдвигаюцем регистре 45 .(в первом такте единицы вдвигается в старший разряд сдвигающего регистра 45).Так как содержимое триггера 44, управляющего коммутатором 8, равно нулю, то на выход коммутатора 8 подается содержимое регистра б (х„.), которое также записывается в,регистр 5 адреса. Это же значение (х „), поступаю-, щее на первый вход формирователя 10, совместно.с содержимым выходного ре «1

r гистра, (Ь Х )), поступающее на вто(, .рой вход формирователя 10 по цепи

15.сдвига на один разряд в сторону старших разрядов, используется для формирования величины 9.Ы Н 4_#_

1=1 1 1.

С помощью блока 11 умножения форми1 1 руется величина .Х;(Ц",х„+ ); х,), торая в вычитателе 12 вычитается иэ содержимого входного регистра 1.

Далее проверяются условия перехода, Если получен не нулевой результат вычитания, то будет выполняться вторая микрокоманда (вершина 51 ГСА) до тех пор, пока содержимое младших разрядов 17 и 18 регистров б и 7 не будет отличаться между собой или же не получится нулевой результат вычитания. Вторая микрокоманда записывает знак результата вычитания в триггер 44 и о содержимому регистра 5 адреса иэ блока 4 памяти выбирает значения в регистры б и 7. Далее, в зависимости от состояния триггера

44, управляющего коммутатором 8, на выход коммутатора поступает содержи13

924703

14 мое регистра 6 или 7. Если н триггере 44 записан нуль (знак минус), то поступает содержимое регистра

6, если записана единицы (знак плюс)

У то поступает содержимое регистра 7.

После этого величина х с выхода коммутатора 8 записывается н регистр

5 адреса и используется для формиро«-1 вания величины X,(1Г «Х,«)«) логично описанному выше. Если после очередной проверки условий перехода получен не нулевой результат вычитания, но содержимое младших разрядов 17 и 18 регистров 6 и 7 отли-чаются, что соответствует точному 35 определению очередных К цифр результата, и этот такт не последний, то выполняется третья микрокоманда (вершина 52 ГСА), ва которой значение, поступающее с выхода коммутатора 8 g() записывается в соответствующие К разрядон выходного регистра 2, а ре" зультат вычитания с выхода вычитателя 12 по цепи сдвига 16 на К раэРядов н сторону старших разрядов за- 25 писынается во входной регистр 1.

Триггер 44 обнуляется, после чего осуществляется безусловный переход к выполнению первой микрокоманды.

Если после очередной проверки ус" ловий перехода получен нулевой результат. вычитания или в последнем .такте содержимое младших разрядон 17 и 18 регистров 6 и 7 отличаются, что соответствует точному определению К .цифр результата, то выполняются дей-,з стния, (вершина 53 ГСА), аналогичные выполняемым н третьей микрокоманде, но после этого процесс вычисления квадратного корня заканчивается. В выходном регистре 2 находится резуль-4О тат вычисления квадратного корня.

Таким образом, предлагаемое устройство для нычисления квадратного корня позволяет сформировать резуль-; тат на. — тактов, в то время как 45

И

« к известное эа и тактов, причем длительность такта составляет величину

t =6"Ьч(1+ + }ю гдеС „,„- время нычитания (n + К) разрядных чисел;

1 - величина, определяющая сред«h нее количество шагон, которое необходимо выполнить в каждом такте для определе ния К цифр результата с уче- 55 том предсказания приближенного значения К цифр. Величина « определяется

65 щ --число шагон, которое необходимо выполнить (2 a m число. случаев, когда для полУчения К цифр результата требуется выполнить m шагов.

Поэтому быстродействие устройства

УМН аоараееаее а раа.

Преимущества предлагаемого устройства для вычисления квадратного корня состоят и том, что оно позволяет сократить время вычисления квадратного корня примерно в 3,87 раза, расчет производится в предположении, что

n = 64, К = 4, тогда 0=2,75, а нычитатель и сумматоры блока умножения реализованы по схеме со сквозный распространением переноса, первый вход шифратора соединен с.(К + 1) старшими разрядами нходного регистра, второй вход шифратора соединен с К старшими разрядами выходного регистра.

Формула изобретения

1. Устройство для вычисления квад ратного корня, содержащее входной и выходной регистры, блок подбора цифР результата, блок управления, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия, н него введены формирователь сомножителя, блок умножения, вычитатель и шифратор, а блок подбора цифр результата содержит регистр адреса, регистры верхнего и нижнего значений, блок памяти и коммутатор, причем вход блока памяти соединен с ныходом регистра адреса, выходы блока памяти соединены с первыми входами регистров верхнего и нижнего значений, выходы которого подключены к соответ-. ствующим входам коммутатора, выход которого соединен с входами регистра адреса, выходного регистра и с первыми входами формиронателя сомножителя и блока умножения, вторые вхо- ды которых подключены соответственно к выходу сдвига выходного регистра и выходу формирователя .сомножителя, первой и второй входы шифрато .Ра соединены с выходами старших разрядон соответственно входного и выходного регистров, а выход шифратора подключен к второму входу регистра нижнего значения, выход блока умножения соединен с входом вычитаемого вычитателя, вход уменьшаемого которого подключен к выходу входного регистра, а выход - к входу сдвига входного регистра к первому входу блока управления, второй и третий входы которого соединены с выходами младших разрядов регистров нижне924703

Io и верхнего значений соответственнор выходы блока управления, с перного по седьмой, .подключены к управляющим входам входного и выходного регистров, формирователя сомножителя, регистров адреса, нижнего

5 и верхнего значений, коммутатора соответственно.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок управления содержит две матрицы памяти,10 линию задержки, регистр, дешифратор адреса микрокоманд, генератор тактовых сигналов, дешифратор условий, элементы ИЛИ-НЕ, ИСКЛЮЧАЮЩЕЕ ИЛИ, триггер, регистр сдвига, причем - 15 выход генератора тактовых сигналов подключен к первому входу дешифратора адреса микрокоманд, выход которого соединен t первыми входами первой и второй матриц памяти и с первым 20 входом дешифратора условий, второй и третий входы которого соединены с выходами элементов ИЛИ-НЕ и ИСКЛЮЧАЮЩЕЕ ИЛИ соответственно, выход дешифратора условий соединен с вторым 25 входом второй матрицы памяти, выход которой через линию задержки подключен к входу регистра, выход которого соединен с входом дешифратора адреса микрокоманд, входы элемента

ИЛИ-НЕ являются первым входом блока управления, входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ являются соответственно вторым и третьим входами блока управления, четвертый вход дешифратора условий соединен с выходом младшего разряда регистра сдвига, выход которого соединен с вторым и третьим выходами блока управления, первый, второй, четвертый, пятый и шестой выходы первой матрицы памяти являются соответственно первым, вторым, четвертым, пятым и шестым выходами блока управления, седьмой выход которого соединен с выходом триггера, инверсный вход которого подключен к первому входу элемента ИЛИ-НЕ, входы регистра сдвига и триггера соединены с третьим и седьмым выходами первой матрицы памяти соответственно.

Источники информации, принятые so внимание при экспертизе

1. Авторское свидетельство СССР

Р 394781, кл. G 06 F 7/38, 1971.

2. Авторское свидетельство СССР

Р 611208, кл. G 08 F 7/38, 1978 (прототип}.

924703

Фиа7

Составителв Н.Шелобанова

Редактор В.Пилипенко Техред С. Мигунова Корректор A-Гриценко

Заказ 2820/67 Тираж 732 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул.. Проектная, 4