Цифровой функциональный преобразователь

 

(72) Автор взобветеяяя

А. Л. Рейхенберг (71) заявитель ($4) ЦИФРОВОЙ фУНКЦИОКАЛЬИЫЙ ПРЕОБРАЗОВАТЕЛЬ

Изобретение относится к цифровой вычислительной технике и может быть использовано для аппаратной реали" зации операции вычисления квадратных корней из аргумента и его куба в различных устройствах и системах автоматики, телемеханики и телеиэмерения и контроля, автоматического управления и т.д.

Известно цифровое устройство для вычисления квадратного KopHsl» содержащее -сумматоры, регистры (1).

9днако устройство не предназначено для одновременного вычисления квадратного корня также иэ куба аргумента.

Наиболее близким по технической сущности к предлагаемому является устройство для вычисления элементарных функций, содержащее четыре одноразрядных сумматора-вычитателя., четыре регистра (четвертый регистр является блоком сдвига), блок памяти, блок анализа знака и блок управления, первые выходы первого, второго и третьего регистров соединены соответственно с первыми входами первого, второго и четвертого сумматоров-еычитателей, выходы которых соединены соответственно с первыми входами этих регистров, второй выход первого регистра соединен с первым входом блока анализа,на второй вход которого подсоединен второй выход третьего регистра, второй выход второго регистра соединен с входом четвертого сдвигавщего регистра, лервый выход блока памяти соединен с вторыми входами первого

1, и второго сумматоров-вычитателей, второй выход блока памяти соединен с первым входом третьего .сумматора-вычитателя, на второй вход кото" рого подсоединен выход четвертого з сдвигающего регистра,на управляющие входы первого, второго и третьего сумматоров-вычитателей подсоединен первый выход блока анализа, второй

11. 22 4 ка сдвига, выход которого соединен с первым входом шестого сумматоравычитателя, второй вход которого подключен к третьему выходу блока памяти, второй выход первого блока сдвига соединен с первым входом седь" мого сумматора-вычитателя, второй вход крторого соединен с выходом шестого сумматора-вычитателя, выход седьмого сумма гора-вычитателя соединен со.вторым входом третьего сумматора-вычитателя, первый выход блока памяти соединен с первым входом восьмого сумматора-вычитателя, первый выход первого блока сдвига соединен со вторым входом восьмого сумматоравычитателя, выход которого соединен со вторым входом пятого сумматора-вычитателя, первый выход дешифратора нуля соединен с входами управления седьмого и восьмого сумматоров-вычитателей, а второй.- с входом останова блока синхронизации, первый и второй тактовые выходы которого сое2S динены с управляющими входами четвертого регистра и второго блока сдвига соответственно.

На чертеже представлена блок-схема преобразователя. зв Преобразователь содержит сумматоры-вычитатели 1-8,регистры 9-12,блоки 1) и 14 сдвига, блок 1 памяти, дешифратор 16 нуля, блок 17 синхронизации, вход 18 аргумента, вход 19 запуска, выходы 20 и 21.

3 9 выход которого соединен с управляющим входом четвертого сумматора-вычитателя, выход третьего сумматоравычитателя соединен с вторым входом четвертого сумматора-вычитателя, выходы блока управления соединены соответственно с управляющими входа" ми всех регистров и входом блока памяти j2).

Устройство предназначено для вычисления либо квадрата аргумента Х, . либо для вычисления квадратного корня из аргумента Х.

Недостатком этого устройства является его ограниченные Функциональные возможности, поскольку оно не предназначено для вычисления квадрат ного корня из аргумента в третьей ст пени.

Цель изобретения - расширение класса решаемых задач за счет возможночти вычисления как Функции у = х, так и функции у = х

Поставленная цель достигается тем, что в преобразователь, содержащий три регистра, четыре сумматора-вычитателя, блок памяти, блок синхронизации, дешифратор нуля и первый блок сдвига, причем выходы первого, второго и третьего сумматоров-вычитателей соединены соответственно с входами первого, второго и третьего регистров, выходы младшего разряда каждого из которых соединены с первыми входами соответствующих сумматоров-вычитателей,первый выход блока яамяти соединен с первым входом четвертого сумматоравычитателя, выход которого соединен со вторым входом первого сумматоравычитателя, второй выход блока памяти соединен со вторым входом второго сумматора-вычитателя, выходы разрядов nepeoro регистра соединены с входами дешифратора нуля, первый тактовый выход блока синхронизации соединен с управляющими входами первого, второго, третьего регистров, блока памяти, первый выход nepeoro блока сдвига соединен со вторым входом четвертого сумматора-вычитателя, дополнительно введены четыре сумматоравычитателя, второй блок сдвига и четвертый регистр, выход младше-о разряда которого соединен с первым входом пятого сумматора-вычитателя, выход которого соединен с входом четвертого регистра, выход разрядов которого соединен с входом второго блоСумматоры-вычитатели 1-8 могут быть реализованы в виде одноразрядной комбинационной схемы сложения-вычитания. Блоки сдвига 13 и 14 могут быть реализованы в виде матричных сдвигателей либо в виде сдвигающих регистров и сумматора. Блок 15 памяти выполнен в виде одностороннего запоминающего устройства, причем по одному адресу (номеру итерации i) записаны три слова: константа вида

2 ".(первый выход), константа вида

2 (второй выход) и константа ви56 да 2- (третий выход), а выборка их производится одновременно каждым тактовым импульсом поразрядно. Дешифратор 16 нуля предназначен для определения оператора q . и сигнала ф остановки процесса вычисления при

SS равенстве нулю код в регистре 9.

Он имеет три выхода (содержание регистра 9 больше, меньше или равно нулю), которые через элементы И (на

5 91 вторые входы которых подается импульс конца итерации) соответственно соединены с триггером (выход которого является первым выходом дешифратора

16) и со вторым выходом дешифратора

16. Блок 17 предназначен для синхронизации работы всех блоков устройства и может быть реализован в виде схемы, содержащей управляющий генератор тактовых импульсов, элементы И и

ИЛИ, счетчики, дешифраторы, тригге= ры и элементы задержки. Блок 17 имеет два выхода, первый из которых

1522 6 соединен с входом блока l5 памяти и управляющими входами регистров 9-12, а второй - с входами блоков 13 и 14 сдвига, на которые подается импульс конца итерации для сдвига предыдущего содержания.

Процесс вычисления квадратного корня из аргумента и его куба осуществляется следующим образом.

tp Процесс вычисления основан на одновременном решении в итерационном процессе системы разностных рекуррентных соотношений у =Х;у- =у-с(Х22 -2 у - 0 о jig л 1 .. и

+1 при у 0 0

q . - siC n у- = . i = 0.1.2,- " .п пРи у . 0

Z =0; Е + =Z +qX 22 +2 ; Z„ (õ

Uo 0; Uj+< g. Uj + +q.Z) 3 2 + +X 3 2 + +q 2; U vХX

Цикл вычисления состоит из 1 ите- ется импульс сдвига, который опредераций, максимальное число которых ляет величину сдвига и адрес констант равно й, где п - число разрядов ар- zs в данной итерации. В первой итерации гумента. Все соотношения алгоритма сдвиг в блоках 13 и 14 сдвига не вычисляются параллельно. Каждое со- выполняется. Сдвиг в блоках 13 и 14 отношение алгоритма в одной итерации производится за один такт. Затем на вычисляется последовательно за .регис1ры 9-12, блоки 13 и 14 и блок й+н тактов, где в =) logan t - чис- gp 15 выдается последовательность такло дополнительных защитных разрядов товых импульсов для продвижения содля компенсации погрешности усечения держаний названных блоков на суммачисел при сдвиге. Значение у вычис- торы-вычитатели 1-7. Результаты опеляется в сумматорах-вычитателях l и раций каждой итерации поступают с

Логическое условие у- С 0 опре4 эз выходов сумматоров-вычитателей 1-3 деляется в дешифраторе 16 нуля. Зна- и 5 младшими разрядами вперед в осчение Е вычисляется в сумматорах- вобождающиеся старшие разряды при вычитателях 5 и 8; значение Х„- в продвижении содержаний регистров сумматоре-вычитателе 2; значейие 9-12 и продвигаются к началу (в стоUj - в сумматорах-вычитателях 3,6 4в рону младших разрядов) этих регисти 7; значения Х 2.2 и Х.3 ° 2 по- ров. После выполнения n + m тактов лучаются в блоке 13 сдвига (первый в регистрах 9-l2 содержатся резульи второй выходы..соответственно); таты i-ой итерации. С регистра 9 на значение Zj3 2 - в блоке 14 сдвига. вход дешифратора 16 поступает значение у-, которое сравнивается с нуЦифровой преобразователь работает лем. На первом выходе дешифратора следующим образом. 16 формируется. значение цифры опеПервоачально все регистры 9-12 ратора n +„ для следующей итерации.

I1 устанавливаются в нулевое состояние. При у . 0 значение. n. = +1 при

У «л+ л о входу 18 на регистр 9 подается у ° к 3 значение q = -1. Эти зна50 5- л+л = код аргумента Х, по входу 19 - стар" чения определяют режим работы сумматовый импульс, который запускает уп- торов-вычитателей 2,4,7 и 8. При равляемый генератор тактовых импуль- q = +l сумматоры-вычитатели рабо1 сов в блоке 17 синхронизации, и с тают s режиме сложения при n = -1 4 выходов последнего на регистры 9-12, их режим меняется на вычитание.Сумблоки 13 и 14 сдвига и блок 15 памяти матор-вычитатель 1 работает только

55 начинают поступать тактовые импульсы. в режиме вычитания, а сумматоры-выВ любой i-ой итерации на блоки читатели 3,5 и 6 работают только в

13 и 1.4 сдвига и блок 15 памяти выда- режиме сложения.

1522

7 91

При выполнении условия у = 0 (т.е. при нулевом содержании в pe" гистре 9) в дешифраторе 16 нуля Формируется сигнал.останова (на втором выходе) и блок 17 прекращает выдг-вать тактовме импульсы, поскольку. процесс вычисления закончен, При этом в регистре 10, (на выходе 20) содержится значение функции -1 К, а в регистре 11 (на выходе Я1) содержится:значение функции -т Хэ Для большинства значений аргумента К требуемое количество итераций значительно меньше и. Для получения точности меньше половины последнего разряда и только для одного значения Х требуется выполнить и+1 итерацию. Основное число итераций равно 6-10 для и= 12.

Достоинством предложенного преобразователя по отношению к известному является то, что он позволяет сократить числсе итераций в одном цикле вычисления для большинства значений аргументов Х, что повышает производительность вычислений.

Все схемотехнические решения данного преобразователя являются стан дартными в цифровой.вмчислительной технике и выпускаются промышленностью в интегральном исполнении.

Данный преобразователь может быть изготовлен е виде одной QK.

Формула изобретения

Цифровой фуюсциональньй преобразователь, содержащий три регистра, четыре сумматора-вычитателя, блок памяти, блок синхронизации, дешифратор нуля и первый блок сдвига,причем выходы первого, второго и третьего сумматоров-еычитателей соединены соответственно с входами первого, второго и третьего регистров выходы младшего разряда каждого из которых соединены с первыми входами соответствующих сумматоров-вычитателей, первый выход блока памятисоединен с первым входом четвертого сумматоравмчитателя, выход которого соединен со вторым входом лервого сумматоравычитателя, второй выход блока памяти соединен со етормм входом второго сумматора-вычитателя, выходы разрядов первого регистра соединены с входами дешифратора нуля, первый тактовый выход блока синхронизации соединен с управляющими входами первого, второго, третьего регистров, блока памяти, первый вмход первого блока сдвига соединен со вторым входом четвертого сумматора-вычитателя, о т л и ч а юtв шийся тем, что, с. целью расширения класса решаемых задач за счет воэмоиуости вычисления как цнкции у Х, так и функции у -"ЧХ, в него введены четыре сумматора-еычитателя, 1з второй блок сдвига и четвертый ре-. гистр, выход младшего разряда которого соединен с первым входом пятого сумматора-вычитателя, выход которого соединен с входом четвертого регистра, рв выход разрядов которого соединен с входом .второго блока сдвига, выход которого соединен с первым входом шестого сумматора-вычитателя, второй вход которого подключен к третьему ц выходу блока памяти, второй выход первого блока сдвига соединен с первым входом седьмого сумматора-вычитателя, второй вход которого соединен с выходом шестого сумматора"вычитазв теля, выход седьмого сумматора-вычитателя соединен со вторым входом третьего сумматора-вычитателя,первый выход блока памяти соединен с первым входом восьмого сумматора-вычитателя, первый выход первого блока сдвига. соединен со вторым входом восьмого сумматора-вычитателя, выход которого соединен со вторым входом пятого сумматора-вмчитателя, первый

4 выход дешифратора нуля соединен с входами управления седьмого и восьмого сумматоров-вычитателей, а второй вмход " с входом останова блока синхронизации, первый и второй тактовые вмходы которого соединены с управляющими входами четвертого регистра и второго блока сдвига соответственно.

Источники информации, принятые Во внимание при экспертизь

1. 1ЕБЕ Ттапяоп Саприйегя. 1972, V 21, И 8, р. 837-847.

2. Авторское свидетельство СССР

8 553612, кл. G 06 F 7/38, 1975 (прототип).

Составитель А. Зорин

Редактор Е. Лушникова Техред А.Бабинец Корректор Ю. Макаренко

Заказ 1129/40 Тираж 732 Подписное

8НИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35,.Раушская наб., д. 4/5 филиал ППП "Патент", г, Ужгород, ул. Проектная,4,