Устройство для формирования адресов

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик ри924709 (61) Дополнительное к авт. свид-ву (22) Заявлено 13Р530 (21) 2924289/18-24 М) М. Кл.

G 06 Г 9/36 с ггрисоедииением заявки ¹

Государственный комитет

СССР но дедам изобретений и открытий (23) Приоритет

Опубликовайо 300482, Бюллетень №16

Дата опубликования описания 30 ° 04.82 (33) УДК 681.. 325 (088.8) (72) Авторы изобретения

Р.В.Areea,С.Н.Гаврилов,В.В.Нестеро

1-.

) ев

1

3 (71) Эаявителв (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ АДРЕСОВ

Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализи-. рованных процессорах, реализирующих алгоритм быстрого преобразования

Фурье (БПФ), для адресации операндов и констант.

Известно индексное устройство процессора для выполнения БПФ, содержащее счетчик операндов, счетчик адресов ПЗУ, итерационный сдвиговый регистр и блок элементов ИЛИ, итерационный сдвиговый и-разрядный регистр (1) °

Недостатком данного устройства 15 является невозможность его применения в универсальных процессорах, Наиболее близким по технической сущности и достигаемому результату к предлагаемому является блок форми рования адресов для устройства, реализующего БПФ, содержащий узеЛ реконфигурации счетчика, счетчик, регистр, группу элементов ИЛИ и блок выдачи адресов (2).

Недостатком известного устройстВа является невозможность его использования в универсальных процессорах.

Цель изобретения — расширение области применения устройства., 30

Поставленная цель достигается тем, что в устройство для формирования адресов, содержащее регистр адреса операндов, сумматор, регистр адреса коэффициентов, первый сдвиговый регистр, второй сдвиговый регистр, два коммутатора, регистр адреса постоянного запоминающего устройства, регистр оперативного запоминающего устройства, введены третий коммутатор, четыре элемента И и два элемента НЕ, причем первый выход сумматора соединен с первыми входами регистра адреса операндов, регистра адреса коэффициентов, регистра адреса постоянного запоминающего устройства, третьего коммутатора и с входом первого элемента И, выход которого соедййен с входом первого элемента НЕ, с вторым входом регистра адреса постоянного запоминающего устройства, первым входом регистра адреса оперативного запоминающего устройства, с вторыми входами регистра адреса операндов, регистра адреса коэффициентов, с первыми входами первого и второго сдвиговых регистров,первый выход второго сдвигового регистра является информационным выходом устройства, а второй вход

924709

50 соединен с входом сброса устройства, с вторым входом второго сдвигового регистра, с третьими входами регистра адреса коэффициентов, регистра адреса операндов, регистра адреса постоянного запоминающего устройства и с вторым входом регистра адреса оперативного запоминающего устройства„ выход которого соединен с первым входом первого коммутатора, второй вход которого, соединен с выходом регистра адреса коэффициентов,выход первого коммутатора соединен с первым входом сумматора, второй вход которого соединен с выходами второго коммутатора, первый и 15 второй входы которого соединены соответственно с выходом первого сдвигового регистра и с вторым выходом второго сдвигового регистра, третий вход второго коммутатора соединен 20 с третьим входом первого коммутатора„ с четвертым входом регистра адреса постоянного запоминающего устройства и с выходом второго элемента И, первый вход которого соединен 25 с И с выходом первого элемента НЕ, второй вход второго элемента И соединен с третьим входом сумматора, с входом второго элемента НЕ и с выходом четвертого элемента И, выход второго элемента НЕ соединен с вторым входом третьего элемента И, выход которого соединен с третьим входом регистра адреса оперативного запоминающего устройства и четвертыми входами первого и второго коммутаторов, информационный вход устройства соединен с первым входом четвертого элемента И, второй вход которого соединен со вторым выходом сумматора 4О. и с вторым входом третьего коммутатора, выход которого соединен с четвертым входом регистра адреса оперативного запоминающего устройства.

На чертеже приведена структурная 45 схема предлагаемого устройства.

Устройство содержит регистр 1 адреса операндов, регистр 2 адреса коэффициентов, сдвиговые регистры 3 и 4, коммутаторы 5 и 6, сумматор 7, регистр 8 адреса ПЗУ, регистр 9 адреса ОЗУ, элемент И 10, элементы НЕ

11 и 12, элементы И 13 — 15, коммутатор 16, вход 17 сброса устройства, Управляющий вход 18 устройства, ин-. формационный вход 19 устройства., Устройство работает следующим образом.

Перед началом выполнения в процессоре операций на вход 18 устройства подается сигнал, который поступает на вход элемента И 15 и управляющий вход коммутатора 16. При этом сигнал с выхода переноса арифметико -логического устройства получает возможность поступать на его вход переноса. На выходе коммутатора 16 формируется код двоично-инверсный по отношению к коду на его входе.

Подачей сигнала на вход 17 регистр

1, регистр 2, регистр 3 операндов, регистр 4, регистр 8 и регистр 9 устанавливаются в исходное состояние.

Регистры 1, 2, 13 и 14 устанавливаются в нулевое состояние, а в правом разряде регистра 3 и левом разряде регистра 4 устанавливаются единицы. На входы элемента И 10 с выходов .блока 7 поступают нулевые сиг- . налы, поэтому на выходе элемента И

10 устанавливается нулевой потенциал.

С выхода переноса блока 7 на вход элемента И 13 также подается нулевой потенциал, который соответственно формируется и на его выходе. В связи с этим,на выходе элемента И 14 устанавливается единичный потенциал, который подается на вход регистра 9 и соответствующие- входы комму-..аторов

5 и 6. При поступлении с генератора (не показано) тактового импульса в блоке 7 происходит сложение содержимого регистров 1 и 3. Сумма записывается в регистр 1 и в регистр 9, в котором будет записан код 1000, т.е. первый адрес второго операнда.

При поступлении второго тактового импульса снова происходит сложение содержимого регистров 1 и 3. 8 регистр 1 и регистр 9 запишется код

0100, т.е. второй адрес первого операнда и т.д. В регистре 9 формируется последовательность адресов первого и второго операндов, а регистр 8 остается в нулевом состоянии (табл.1).

При формировании на выходе блока 7 кода 1111 срабатывает элемент И 10, на выходе которого появляется единичный потенциал. При этом регистр 1 и регистр 2 устанавливаются в нулевое состояние, единица в регистре 3 сдвигается влево на один разряд, а единица в регистре 4 — вправо на. один разряд. Регистры 8 и 9 устанавливаются в нулевое состояние, т.е.в них фиксируются первый адрес первого операнда и первый адрес коэффициента для выполнения второй итерации.При поступлении тактовых импульсов происходит сложение содержимого регистров 1 и 3, запись результата в регистр 1 и через коммутатор 16 запись в регистр 9 °

При формировании кода 0001 на выходе переноса блока 7 находится сигнал переноса, который поступает на вход элемента И 13 и на вход элемента НЕ 12. На второй вход элеМента И 13 поступает единичный сигнал с выхода элемента НЕ 11, поэтому на выходе элемента И 13 появляется единичный сигнал, который поступает на вход регистра 8 и входы коммутаторов 5 и 6, подготавливая к сложе-.

924709 нию содержимое регистров 2 и 4. С выхода элемента HE 12 на вход элемента И 14 поступает нулевой сигнал и соответственно на его выходе также формируется нулевой сигнал, который запрещает запись кодов в регистр 9. .При поступлении тактового импульса осуществляется сложение содержимого регистров 2 и а, результат которого с выхода блока 7 фиксируется в регистре 2 и регистре 8, в котором сформируется девятый адрес коэффициента 0100 для второй итерации БПФ.

При выполнении этого сложения сигнал на выходе блока 7 принимает опять нулевое значение, а элементы И 13 и 14 находятся в-первоначальном состоянии. При йоступлении тактовых импульсов осуществляется суммирование содержимого ре1"истров 1 и 3. В регистрах 8 и 9 формируются адреса второй итерации. При коде 1111 на выходах блока 7, закончена вторая итерация, формируется сигнал на выходе элемента И 10, осуществляется сдвиг единиц в регистрах 3 и 4, а также обнуляются регистры 1, 2, 13

Ф 14. При последующем поступлении тактовых импульсов в регйстрах 8 и 9 формируются адреса третьей итерации в соответствии с порядком, описанным для первой и второй итерации, а затем адреса для четвертой итерации. При формировании на выходах блока 7 кода 1111 в четвертой итерации осуществляется очередной сдвиг единицы в регистре 4. Эта единица. формируется на выходе регистра

4 и служит сигналом окончания формирования преобразования и, следовательно, окончанием формирования требуемой последовательности адресов.

После окончания формирования адресов для БПФ устройство путем снятия сигнала со входа 18 приводится к виду, пригодному для использования в качестве универсального программно-управляемого адресного устройства. При этом регистры 1 — 4 используются для хранения различных баэ и индексов, блок 7 — для формиро вания исполнительных адресов из данных, хранимых в регистрах 1 " 4 °

С выхода блока 7 исполнительные адреса поступают в регистр 8 и через коммутатор 16 — в регистр 9. .Применение изобретения позволяет расширить область применения устройства.

Формула изобретения

Устройство для формирования адресов, содержащее регистр адреса операндов, сумматор, регистр адреса коэффициентов, первый сдвиговый регистр, второй сдвиговый регистр, два коммутатора, регистр адреса постоянного запоминающего устройства, ре» гистр оперативного запоминающего устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения, в него введены третий коммутатор, четыре элемента И, а также два элемента НЕ, причем первый выход сумматора соединен с первыми входами регистра адреса Операндов, регистра адреса коэффициентов, регистра адреса постоянного запоминающего устройства, третьего коммутатора и с входом первого элемента И, выход которого соединен с входом первого элемента НЕ, с вторым входом регистра адреса постоянного запоминающего устройства, с первым входом регистра адреса оперативного запоминающего устройства, с вторыми входами регистра адреса операндов, регистра адреса коэффициентов, с первыми входами перво20 го и второго сдвиговых регистров, первый выход второго сдвигового регистра является информационным выходом устройства, а второй вход соединен с входом сброса устройства, g$ с вторым входом второго сдвигового регистра, с третьими входами регистра адреса коэффициентов, регистра адреса операндов, регистра адреса постоянного запоминающего устройства и с вторым входом регистра адреса оперативного запоминающего устройства, выход которого соединен с первым входом первого коммутатора, второй вход которого соединен с выходом регистра адреса коэффициентов, выход первого коммутатора соединен с первым входом сумматора, второй вход которого соединен с выходом второго коммутатора, первый и второй входы которого соединены соот40 ветственно с выходом первого сдвигового регистра и с вторым выходом второго сдвигового регистра, третий вход второго коммутатора соединен с третьим входом первого коммутатора, с четвертым входом регистра адреса постоянного запоминающего устройства и с выходом второго элемента И, первый вход которого соединен . с первым входом третьего элемента

gp И, с выходом первого элемента HP. второй вход второго элемента И соединен с третьим входом сумматора, с входом второго элемента НЕ и с выходом четвертого элемента И, выход второго элемента НЕ соединен с вторым входом третьего элемента И вы4 ход которого соединен с третьим входом регистра адреса оперативного запоминающего устройства и четвертыми входами первого и второго коммуd0 таторов, информационный вход устройства соединен с первым входом четвертого элемента И, второй вход которого соединен с вторым выходом сумматора и с вторым входом третьего

65 "коммутатора, выход которого oîåäè924709

Составитель M.Êóäðÿøåâ

Редактор В.Пилипенко Техред И.Гайду Корректор A.Ãðèöåíêo

Заказ 2820/67 Тираж 732 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4 нен с четвертым входом регистра адреса оперативного запоминающего устройства.

Источники информации, принятые во внимание при экспертизе

l. Автометрия, 1973, 9 3, . с. 32 — 33 °

2. Авторское свидетельство СССР

Р 548863, кл. G 06 F 1-5/31, 1974 (прототип) .