Запоминающее устройство с коррекцией ошибок

 

ОПИСАНИЕ 942160

ИЗОБееЕТЕ Н Ия

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Социалистическими

Республик (61) Дополнительное к авт. саид-ву Р 744740 (22)Заявлено 10.11.80 (2! ) 3002695/18-24 . (51)Я. Кл.

G 11 С 29/00 с присоединением заявки М (23) Приоритет

@еударетееаы3 кентет

СССР е денем нзееретеннй н отерытнй

Опубликовано 07.07.82. Бюллетень №25

Дата опубликования описания 10.07.82 (53у З ДК681.

З27.6(088 8) (72) Авторы изобретения

А.А. Елисеев, Д.Б. Жаворонков и А.Н. Пе!тушков

1 " .

В -: (71) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ

ОШИБОК

Предлагаемое изобретение относит- ся к автоматике и вычислительной тех нике и может быть использовано в процессоре электронной вычислительной машины для хранения информации с возможностью. обнаружения и исправления ошибок.

По основному авт. св. N 744740 известно запоминающее устройство с коррекцией ошибок, содержащее матричный накопитель, соединенный с регистром адреса и информационным ре. гистром, выход которого подключен к первому входу блока контроля, логический блок, первый и второй входы которого подключены соответственно к выходам регистра адреса и информационного регистра, а выход соединен с входом генератора четности и ин. формационным входом регистра адреса, формирователь запросов управления, входы которого подключены к выходу, блока контроля и входу устройства, выход соединен с входом блока управления, выход которого подключен к управляющим входам регистра адреса, информационного регистра и логического блока, селектор, блок поразрядного сравнения, регистр четности столбцов, элемент НЕ и дополнительный информационный регистр, входы которого подключены соответственно к

10 - выходам логического блока, информационного регистра и генератора четности, а выход соединен с одним из входов матричного накопителя и первым входом блока поразрядного срав-. нения, второй вход которого подключен к выходу блока селектора, входы селектора соединены соответственно с выходами информационного регистра и регистра четности столбцов, входы

20 которого подключены к выходу блока поразрядного сравнения и входу устройства, который через элемент HE соединен с вторым входом блока контроля, выход регистра четности столб942160 цов подключен к третьему входу логического блока, управляющие входы дополнительного информационного регистра, блока поразрядного сравнения и селектора соединены с выходом блока управления Г1 3.

Недостатками известного устройства являются низкая эффективность контроля, что объясняется низким быстродействием при исправлении оши- to бок (чтобы исправить одиночную ошибку, необходимо последовательно считать информацию из всего матричного накопителя, что требует значительных затрат времени) и невозможностью 15 обнаружения кратных ошибок {двойных, четырехкратных и т.д.).

Цель изобретения — повышение эффективности контроля.

Поставленная цель достигается тем что в запоминающее устройство с коррекцией ошибок дополнительно введены матричный накопитель, блок анализа кратных ошибок, селектор адреса, счетчик адреса и блок задания цикла проверки, первый вход которого подключен к выходу блока управления, а второй вход блока задания цикла проверки является вторым входом устройства, первый выход блока задания цикла проверки подключен к соответствующему-входу формирователя запросов управления, а второй выход блока задания цикла проверки подключен к входу счетчика адреса, выход которого подключен к первому информационному входу селектора адреса и к соответствующему входу логического блока, второй информационный вход

4О селектора адреса подключен к выходу регистра адреса, управляющий вход селектора адреса подключен к соответ ст вующему выходу блока упра вления и к первому входу блока анализа кратных ошибок, второи вход которого под45 ключен к выходу регистра четности столбцов и к первом. входу дополнительного матричного накопителя, второй вход дополнительного матричного накопителя подключен к выходу селектора адреса, а выход дополнительного матричного накопителя подключен к вторым информационным входам регистра четности стобцов.

Кроме того, блок задания цикла проверки содержит триггер, элементы И и счетчик, первый вход которого является первым входом блока задания цикла проверки, выход счетчика подключен к первому входу триггера, выход которого подключен к первым входам первого и второго элементов И, выходы первого и второго элементов И являются соответственно первым и вторым выходами блока задания цикла проверки, вторые входы счетчика, триггера и элементов И являются вторым входом блока задания цикла проверки.

Кроме того, блок анализа кратных ошибок содержит регистр и счетчик,выход которого является выходом блока анализа кратных ошибок, первый вход счетчика подключен к выходу регистра, первый вход которого является первым входом блока, вторые входы регистра и счетчика являются вторым входом блока анализа кратных ошибок.

На фиг. 1 изображена блок-схема запоминающего устройства с коррекцией ошибок; на фиг. 2 — блок задания цикла проверки; на фиг. 3 — блок анализа кратных ошибок; на фиг. блок управления; на фиг. 5 — формирователь запросов управления; на фиг. 6 — логический блок.

Запоминающее устройство с коррекцией ошибок (фиг. 1) содержит матричный накопитель 1, информационный регистр 2, блок 3 контроля, селектор 4, дополнительный информационный регистр 5, логический блок 6, формирователь 7 запросов управления, блок

8 управления, регистр 9 адреса, регистр 10 четности столбцов, блок 11 поразрядного сравнения, блок 12 задания цикла проверки, селектор 13 адреса, блок 14 анализа кратных ошибок, генератор 15 четности, дополнительный матричный накопитель 16, счетчик

17 адреса, вход 18 сброса устройства, элемент HE 19, синхровход 20 устройства, выход 21 устройства.

Блок 12 задания цикла проверки

{фиг. 2) содержит первый и второй входы 22 и 23 блока, счетчик 24, триггер-25, первый и второй элементы

И 26 и 27, первый и второй выходы 28 и 29 блока °

Блок 14 анализа кратных ошибок (фиг. 3) содержит выход 30 узла, регистр 31 сдвига, счетчик 32, вход 33 данных и вход 34 управления.

Блок 8 управления (фиг. 4) содержит память 35 микрокоманд, регистр

36 микрокоманд, выход 37 блока, 42160

5 9 дешифратор 38 микроопераций. и вход

39 памяти 35 микрокоманд.

Формирователь 7 запросов управления (фиг. 5) содержит первый вход 40 шифратора 41, второй и третий входы

42 и 43 шифратора 41, выход 37 блока

8 управления, регистр 44 адреса микрокоманды и выход 45 формирователя.

Логический блок 6 {фиг. 6) содержит местную память 46, арифметическо логический узел 47, первый и второй мультиплексоры 48 и 49, третий и чет вертый входы 50 и 51 блока, второй и первый входы 52 и 53 блока, выход

54 блока.

Устройство работает следующим образом.

В матричном накопителе 1 (фиг. 1) . хранятся Й-разрядные слова памяти, в которых размещаются команды программы и данные. Каждое слово памяти имеет один контрольный разряд, образованный суммированием по модулю 2 (и- последующим инвертированием результата) информационных разрядов слова, т.е; физическая длина слова памяти равна и + 1 разрядов. Кроме того, матричный накопитель 1 логически разделен íà и-е количество страниц. Группе 1-х разрядов всех слов (для 1=1,2,3...N.N+1) каждой страницы памяти приписан один контрольный разряд - разряд четности

1-го стобца и-й страницы (если расположить слова памяти, то i-й столбец и-й страницы). Все и + 1 разряды четности столбцов сгруппированы в (й + 1)-разрядные слова четности столбцов каждой страницы. Каждый

1-й разряд слова четности столбцов страницы образуется суммированием по модулю 2 (с инвертированием результата) всех разрядов 1-го столбца страницы. Таким образом, для всего матричного накдпителя 1 полагается и слов четности столбцов. Все слова четности столбцов хранятся в ячейках дополнительного матричного накопителя 16. Емкость накопителя 16 опреде ляется числом страниц матричного накопителя 1.

Б

- tO

t5

2$

При запуске устройства на входе

18 сброса устройства вырабатывается сигнал сброса, приводящий систему в исходное состояние. По этому сигналу все разряды регистра 10 четности столбцов принудительно устанавливаются в "1", счетчик 17 адреса прини6 мает значение — 1 и формирователь 7 запросов управления выдает в блок 8 управления запрос на процедуру приведения системы в исходное состояние.

При выполнении этой процедуры содержимое матричного накопителя 1 обнуляется и для каждого слова памяти формируется единичный контрольный разряд слова, кроме того, происходит заполнение единицами всех слов четности столбцов в накопителе 16.

Обнуление содержимого матричного накопителя 1 и заполнение единицами матричного накопителя !6 происходит в следующей последовательности:

1) в логическом блоке 6 подготавливается адрес первого слова первой страницы матричного накопителя 1;

2) полученный адрес засылается в регистр 9 адреса и в информационный регистр 2 из матричного накопителя 1 считывается обнуляемое слово, так как в обнуляемом слове может сказаться ошибка, работа блока 3 контроля на время приведения в исходное состояние заблокирована через элемент

HE 19 сигналом сброса на входе 18 сброса устройства;

3) в дополнительный информационный регистр 5 с выхода логического блока 6 заносится нулевая информация, в контрольный разряд дополнительного информационного регистра 5 заносится выход генератора 15 четности;

4) сформированное в дополнительном информационном регистре 5 нулевое слово с единичным xoHTpollbHblM разрядом записывается в матричный накопитель 1;

5) адрес страницы передается из регистра 9 адреса через селектор 13 адреса на адресный вход накопителя 16 и производится заполнение единицами из регистра 10 четности столбцов слова четности столбцов страницы;

6) в логическом блоке 6 производится модификация адреса;

7) шаги 2-4,6 продолжаются до завершения обнуления всего матричного накопителя 1, а шаг 5 выполняется столько раз, на сколько страниц логи= чески разбит матричный накопитель.

Таким образом, в исходном состоянии все слова памяти обнулены, контрольные разряды всех слов равны единице, в памяти четности столбцов все

942160 8 ячейки заполнены единицами, т. е. все разряды слов четности каждой страницы содержат единицы.

При записи в матричный накопитель

1 произвольной информации по какомулибо адресу выполняются следующие действия. В регистр 9 адреса помещается адрес слова памяти, в котором будет выполняться запись, первоначальное содержимое этого слова считы- tg вается в информационный регистр 2.

В дополнительный информационный регистр 5 с выхода логического блока 6 заносится новая записываемая информация. Селектор 4 по сигналу из блока 8 управления передает на вход блока поразрядного сравнения содержимое информационного регистра 2. На другой вход блока ll поразрядного сравнения поступает содержимое дополнительного информационного регистра 5.

По сигналу из блока 8 управления селектор 13 адреса пропускает на адресный вход матричного накопителя 16 адрес страницы, в которую записывается информация. По этому адресу из матричного накопителя l6 в регистр 10 четности стобцов считывается слово четности этой страницы. Если в какойлибо паре i-х разрядов информационного регистра 2 (старые данные) и дополнительного информационного регистра 5 (новые данные) обнаружено несравнение, на выходе 1-го разряда блока 11 поразрядного сравнения вызь рабатывается сигнал переключения

i-го разряда регистра 10 четности столбцов. Каждый разряд регистра 10 четности столбцов выполнен на триггере со счетным входам, изменяющем свое состояние по сигналу переключения данного разряда, который вырабатывается на соответствующем выходе блока ll поразрядного сравнения.

Хаким образом, модификация контрольного разряда столбца страницы выполняется только в,том случае, когда в соответствующий разряд слова памяти записывается единица, а предыдущее состояние этого разряда было нулевым, или при записи нуля, если в разряде перед записью была единица.

После изменения содержимого в регистре 10 четйости столбцов производится запись в матричный накопи- ss тель 1 новой информации и одновременно в матричный накопитель 16 содержимого регистра 10 четности столбцов.

Слова четности столбцов страниц сохраняют текущее состояние контрольных раз.рядов столбцов, изменяя состояние при любой модификации данных в каждой странице матричного накопителя 1.

Если в процессе обработки данных после считывания очередного слова из матричного накопителя 1 в инфор" мационный регистр 2 блок 3 контроля обнаруживает ошибку, в формирователь 7 запросов управления выдается сигнал о наличии ошибки. формирователь 7 запросов управления возбуждает запрос, по которому блок 8 управления запускает последовательность действий по обработке возникшей ошибки. Эта последовательность включает сохранение содержимого регистра 9 адреса (адрес ячейки, в которой обнаружена ошибка) в местной памяти 46 логического блока 6. В регистр 10 четности столбцов передается слово четности столбцов данной страницы.

Далее происходит считывание всех ячеек данной страницы матричного накопителя 1 с параллельной модификацией содержимого регистра 10 четности столбцов. Для обеспечения этой модификации в дополнительном информационном регистре 5 при выполнении чтения из матричного накопителя 1 формируется нулевая информация, поэтому на выход блока 11 поразрядного сравнения будет выдаваться содержимое информационного регистра 2.

Каждый разряд регистра 10 четности столбцов при выполнении этой после-. довательности будет подсчитывать контрольную сумму разрядов соответствующего столбца страницы, После очередной модификации регистра 10 четности столбцов информация, прочитанная в информационный регистр 2, пересылается в дополнительный информационный регистр 5 и записывается в матричный накопитель 1 по прежнему адресу. После считывания всех слов страницы матричного накопителя 1 s регистре 10 четности столбцов будет сформирована контрольная сумма всех столбцов данной страницы матричного накопителя 1.

Для определения типа возникшей ошибки содержимое регистра 10 четности столбцов передается на анализ в логический блок 6. При отсутствии ошибок или при наличии четного числа

9 9421 ошибок в одном и том же разряде нескольких слов все разряды регистра 10 четности столбцов будут равны единицам. Так как подсчет четности столбцов выполняется только при обнаружении ошибки, такое состояние регистра 10 четности столбцов будет говорить о наличии ошибки в одинаковом разряде четного числа слов страницы.

Одиночная ошибка приведет к тому, е что контрольная сумма столбца, которому принадлежит разряд с ошибкой, окажется нулевой. Все разряды регистра 10 четности колонок, за исключением одного, в этом случае будут 15 единичные. Дпя исправления одиночной ошибки результирующее содержимое регистра 10 четности столбцов инвертируется. Инвертирование обеспечивается выдачей единиц во всех разрядах 2в на выход блока 11 поразрядного сравнения. Генерация единиц на выходе этого блока задается специальным управляющим сигналом, который вырабатывается блоком 8 управления. После д инвертирования в регистре 10 четности столбцов установлен в единицу толька один разряд, соответствующий сбойному разряду в слове памяти. Адрес ошибочного слова пересылается из местной памяти 46 логического блока 6 в регистр 9 адреса, ошибочное слово считывается из .матричного накопителя 1 в информационный регистр 2 и передается в дополнитель35 ный информационный регистр 5.

Блок 8 управления выдает в селектор 4 управляющий сигнал, переключающий селектор 4 на выдачу на выход содержимого регистра 10 четности столбцов. На первый вход блока 11 поразрядного сравнения передается содержимое дополнительного информационного. регистра 5 (исправляемое слово), на второй его вход - нулевое слово . с единицей в том разряде, в котором произошла ошибка. В результате на выходе блока 11 поразрядного сравнения формируется исправленное слово памяти, так как ошибочный разряд ин- 56 вертируется. Регистр 10 четности столбцов сбрасывается по сигналу сброса из блока 8 управления и затем в него заносится скорректированное слово. После этого скорректирован- 55 ное слово пересылается через логический блок 6 в дополнительный информационный регистр 5 и записывает60 10 ся по прежнему адресу в матричный на копитель 1.

Для периодической проверки содержимого матричного накопителя 1 на наличие кратных ошибок устройство содержит блок 12 задания цикла проверки и блок 14 анализа кратных ошибок. По сигналу с синхровхода 20 и при наличии разрешающего цикл проверки управляющего сигнала с выхода блока 8 управления блок 12 задания цикла проверки посылает сигнал в формирователь 7 запросов управления и одновременно модифицирует счетчик l7 адреса на +1. Так как после установки устройства в исходное состояние сигналом с входа 18 сброса .устройства счетчик 17 адреса имел значение -1, то теперь он имеет значение "0". Блок 8 управления по запросу формирователя 7 запросов управления вырабатывает последовательность управляющих сигналов для проверки содержимого матричного накопителя 1.

Под воздействием управляющего сигнала блока 8 управления селектор 13 адреса пропускает на адресный вход матричного накопителя 16 адрес первого слова четности столбцов, который считывается в регистр 10 четности столбцов.

Кроме этого, адрес первой страницы со четчика 17 адреса поступает в логический блок 6, где формируется адрес первого слова первой страницы, который запоминается в местной памяти 46 логического блока б и одновременно пересылается с выхода логического блока 6 в регистр 9 адреса.

Информационный регистр 2 принимает прочитанное слово матричного накопителя 1, в дополнительном информационном регистре 5 формируется нулевая информация, которая передается на первый вход блока 11 поразрядного сравнения. Блок 3 контроля проверяет правильность информации в информационном регистре 2 и, в случае обнаружения ошибки, выдает сигнал в формирователь 7 запросов управления на выработку запроса на процедуру обработки возникшей ошибки, описанную выше. При отсутствии ошибки содержимое информационного регистра 2 через селектор 4 выдается на вход блока 11 поразрядного сравнения. Значение регистра 10 четности столбцов модифицируется по этой информации.

11 942160 12 последовательности следующая страница матричного накопителя 1. Когда проверена последняя страница матрич- ного накопителя 1, счетчик 17 адреса устанавливается для проверки первой страницы. Периодичность включения циклов проверки определяется допустимой потерей быстродействия устройства, либо эти циклы запускаются тогда, когда устройство находится в состоянии ожидания.

Блок 12 задания цикла проверки работает следующим образом. По первому входу 22 непрерывно поступает последовательность синхросигналов, число которых подсчитывает счетчик 24 (фиг. 2). Емкость счетчика 24 зависит от того, через какие промежутки времени возможна проверка матричного накопителя 1. Как только счетчик 24 будет заполнен, триггер 25 установится в единичное состояние, которое при наличии на втором входе элемен40

После модификации регистра 10 четности столбцов информация, прочитанная в информационный регистр 2, пересылается в дополнительный информационный регистр 5 и записывается в матричный накопитель 1 по прежнему адресу.

Логический блок 6 модифицирует я адрес, хранящийся в местной памяти 46 и описанная выше последовательность выполняется столько раз, сколько слов содержит страница матричного накопителя 1. В результате модификаций регистра 10 четности столбцов при отсутствии ошибок в информационных сло- 1> вах страницы матричного накопителя все его разряды должны содержать единицы. Содержимое регистра 10 четности столбцов по управляющему сигналу из блока 8 управления пересылается в блок 14 анализа кратных ошибок, где производится анализ на число нулей в полученной информации. При наличии более чем одного нуля в полученном слове блок 14 анализа кратных ошибок передает на выход 21 устройства информацию о том, какая произошла ошибка, при отсутствии нулей выдается сигнал правильности записанной информации.

После завершения проверки первой страницы перед проверкой следующей счетчик 17 адреса модифицируется на

+1 сигналом из блока 12 задания цикла проверки и проверяется в такой же 3> та И 26 разрешающего сигнала из блока 8 управления на входе 23.формирует сигнал на первом выходе 28 блока

12 задания цикла проверки, который поступает на вход формирователя 7 запросов управления, формирователь запросов управления организует процедуру проверки содержимого матричного накопителя 1., Перед проверкой очередной страницы матричного накопителя l блок 3 управления вырабаты мьет сигнал, поступающий на второй вход 23 блока 12 задания цикла проверки, который поступает на второй вход элемента И 27, формирует на вто ром выходе 29 сигнал, модифицирующий по +1 счетчик 17 адреса, После конца цикла проверки матричного накопителя 1 блок 8 управления формирует сигнал, поступающий на второй вход

23, который поступает на входы сброса триггера 25 и счетчика 24, устанавливает их в исходное состояние (нулевое).

Блок 14 анализа кратных ошибок работает следующим образом. По разрешающему сигналу из блока 8 управ" ления, поступающему на вход 34 управления (Фиг. 3}, разрешается прием в регистр 31 сдвига информации из регистра 10 четности столбцов, и одновременно содержимое счетчика

32 обнуляется. Информация в регистре 31 сдвига сдвигается, а счетчик

32 считывает число выдвигаемых единиц. Информация о числе единиц передается на выход устройства 21.

Разрядность счетчика 32 может быть выбрана, например, равно" Cog k, где k - разрядность слова памяти.

В этом случае после завершения цикла проверки страницы содержимое счетчика 32 однозначно характеризует наличие в странице ошибок.

Изобретение позволяет повысить эффективность контроля, так как .при обнаружении одиночной ошибки в известном устройстве необходимо было подсчитать четности столбцов всего матричного накопителя 1, что требует значительных затрат времени. В предлагаемом устройстве подсчитывается четность столбцов только той страницы, в которой произошла ошибка, и быстродействие устройства при выполнении процедур контроля возрастает пропорционально увеличению емкости .дополнительного матричного накопи160

Формула изобретения

Источники информации, принятые во внимание при экспертизе

Авторское свидетельство СССР

N 744740, кл. G 11 С 29/00, 1978 (прототип). 0

1.3 942 теля. Кроме того, появляется возможность периодически производить постраничную проверку матричного накопителя J и получить информацию о наличии кратных ошибок.

Запоминающее устройСтво с кор- 10 рекцией ошибок по авт. св. Н 744740, о т л и ч а ю щ е е с я тем, что, .с целью повышения эффективности контроля, в него введены-дополнительный матричный накопитель, блок анали- 15 за кратных ошибок, селектор адреса, счетчик адреса и блок задания цикла проверки, первый вход которого подключен к выходу блока управления, а второй вход блока задания цикла про- щ верки является вторым входом устройства, первый выход блока задания цикла проверки подключен к соответствующему входу формирователя запросов управления, а второй выход блока за- 23 дания цикла проверки подключен к входу счетчика адреса, выход которого подключен к первому информационному входу селектора адреса и к соответствующему входу логического блока

30 второй информационный вход селектора адреса подключен к выходу регистра адреса, управляющий вход селектора адреса подключен к соответствующему выходу блока управления и к первому входу блока анализа кратных ошибок, второй вход которого подключен к выходу регистра четности столбцов и к первому входу дополнительного матричного накопителя, второй вход дополнительного матричного накопителя подключен к выходу селектора адреса, а выход дополнительного матричного на" копителя подключен к вторым информационным входам регистра четности столбцоe..

2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок задания цикла проверки содержит триггер, элементы И и счетчик, первый вход которого является первым входом блока задания цикла проверки, выход счетчика подключен к первому входу триггера, выход которого подключен к первым входам первого и второго элементов И, выходы nepeoro и второго элементов И являются соответственно первым и вторым выходами блока задания цикла проверки, вторые входы счетчика, триггера и элементов И являются вторым входом блока задания цикла проверки.

3. Устройст во по и. 1, о т л и ч а ю щ е е с я тем, что блок анализа кратных ошибок содержит регистр и счетчик, выход которого является выходом блока анализа кратных ошибок, первый вход счетчика подключен к выходу регистра, первый вход которого является первым входом блока, вторые входы регистра и счетчика являются вторым входом блока анализа кратных ошибок.

942160

Тираж 622 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рауаская наб., д. 4/5

Заказ 4853/46

Филиал Illl11 "Патент", г. Ужгород, ул. Проектная, 4

Составитель В. Гордонова

Редактор С. Крупенина Техред Т. Наточка Корректор М. Демчик