Фазовый детектор

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских. Социалистических

Реслублик

<11949797 (61) Дополнительное к авт. свид-ву— (22) Заявлено ЗИ 280 (21) 3226997/18-21 с присоединением заявки МВ— (23) Приоритет

Опубликовано 070882 Бюллетень Мо 29

Дата опубликования описания 1008 82

Р 1М К з

Н 03 К 9/04

Н 03 9 13/00

Государственный комитет

СССР по делам изобретений и открытий (53) УДК 621. 376.. 55 (088. 8) (72) Авторы изобретения

Е.П. Ветлугин, Л.Г. Кравец и A.È. Лаврушев:

f =;;,, т i

Житомирский филиал Киевского ордена Ленина по института ческого (71) Заявитель (54) ФАЗОВЫЙ ДЕТЕКТОР

Изобретение относится к радиотехнике и может быть использовано в информационно-измерительной технике и системах импульсно-фазовой автоподстройки частоты.

Известен фазовый детектор, содержащий два счетчика, два триггера, цифровое вычитаюцее устройство, цифро-аналоговый преобразователь и фильтр. В этом фазовом детекторе выходной сигнал формируется вычитанием кодов счетчиков с последующим преобразованием результатов вычитания в аналоговую величину (13.

Недостатком этого фазового детектора является низкая помехозащищенность

Наиболее близким по технической сущности к предлагаемому является фазовый детектор, содержащий два счетчика, два цифро-аналоговых преобразователя, два триггера, вычитающее устройство и фильтр, в котором с целью увеличения помехозащищенности в момент сброса любого из счетчиков цифро-аналоговые преобразователи устанавливаются не в нулевое состояние, а поддерживают определенный уровень (23.

Однако данный фазовый детектор также имеет недостаточно высокую помехозащищенность.

5 Дель изобретения — повыщение помехозащищенности фазового детектора.

Поставленная цель достигается тем, что в фазовый детектор, содержащий два счетчика, два цифро-аналоговых преобразователя, триггер и вычитающий блок, соединенные входами с выходами первого и второго цифроаналоговых преобразователей, входы которых соединены с первыми выходами счетчиков, которые входами соединены с клеммами опорного и измеряемого сигнала, дополнительно введены логический элемент ИЛИ, два элемента задержки, два зарядных и два разрядных ключа, два резистора, два запоминающих конденсатора и два буферных каскада, выход первого из которых соесоединен с первым входом первого зарядного ключа и первым входом вычитающего блока, а выход второго с пер25 в входом второго зарядного клю а и вторым входом вычитающего блока, вход первого буферного каскада соединен с выходом первого зарядного и первым входом первого зарядного ключей, а также с одним из выводов

949797 первой запоминающего конденсаторов, другой вывод который соединен с об- щей шиной, выход второго буферного каскада соединен с выходом второго зар;.дного и первым входом второго разрядного ключей, а также с.одним 5 из выводов второй запоминающего конденсатора, другой вывод который соединен с общей шиной, йри этом выходы первого и второго разрядных ключей соединены с общей шиной через 10 первый и второй резисторы соответственно, вторые входы зарядных ключей с первым выходом триггера, а вторые входы разрядных ключей с выходом первого и входом второго элемента задержки, причем выход второго элемента задержки соединен с первым входом триг ера, а вход первого элемента задержки - с вторым выходом триггера,. которнй своим вторым входом соединен с выходом логического элемента ИЛИ, входы которого соединены с вторыми выходами первого и второго счетчиков.

На фиг.1 изображена структурная электрическая схема фазового детектора; на фиг.2 - диаграмма напряжений.

Фазовый детектор содержит первый цифро-аналоговый преобразователь

1, первый счетчик 2, второй счетчик 3, второй цифро-аналоговый преобразователь 4, логический элемент

-ИЛИ 5, триггер б, первый элемент 7 задержки, второй элемент 8 задержки, первый разрядный ключ 9, первый резистор 10, второй резистор 11, второй разрядный ключ 12, первый зарядный ключ 13, первый запоминающий конденсатор 14, второй запоминающий конденсатор 15, второй зарядный ключ 40

16, первый буферный каскад 17, второй буферный каскад 18, вычитающий блок 19.

Фазовый детектор работает следующим образом. 45

3а исходное состояние принимается момент времени, когда на входных шинах отсутствуют сигналы опорной и измеряемой частоты, счетчики 2 и 3, цифро-аналоговые преобразователи 1 и 4, триггер б находятся в нулевых состояниях, зарядные ключи 13 и 16 открыты, а разрядные ключи 9 и 12 закрыты, запоминающие конденсаторы заряжены до уровней остаточных напряжений на выходах цифро-аналоговых преобразователей.

На вход первого счетчика 2 поступает опорный входной сигнал, а на вход второго счетчика 3 — отличающийся по фазе от опорного измеряемый 6О сигнал. При поступлении входных сигналов счетчики 2 и 3 изменяют свои состояния на первых выходах, в результате чего на выходах цифро-аналоговых преобразователей 1 и 4 из- 65 меняются выходные напряжения, которые поступают на входы вычитающего блока 19 и запоминаются на запоминающих конденсаторах 14 и 15 через открытые зарядные ключи 13 и 16 (фиг.2), При переполнении одного из счетчиков

2 или 3 сигнал переполнения с второго выхода счетчиков проходит через логический элемент ИЛИ 5 на второй вход триггера б и переключает его в единичное состояние, в результате чего зарядные ключи 13 и 16 закрываются уровнями логического нуля с . инверсного выхода триггера — заряд конденсаторов 15 и 14 прекращается.

Через буферные каскады 17 и 18 напряжение с запоминающих конденсаторов продолжает поступать на входы вычитающего устройства, оставаясь неизменным, даже когда счетчики 2 и 3 после переполнения перейдут в нулевые состояния. Через время равное времени задержки первого элемента 7 задержки уровнем логической единицы с прямого выхода триггера б открываются разрядные ключи 9 и 12 — начинается сравнительно медленный разряд запоминающих конденсаторов 14 и 15 через резисторы 10 и 11. Напряжения на выходах буферных каскадов, а следовательно, и на входах вычитающего блока 19, начинают уменьшаться (фиг.2) до тех пор, пока они не становятся равными напряжениям на выхо" дах цифро-аналоговых преобразователей 1 и 4 на входы которых поступают нарастающие коды счетчиков 2 и 3, переключаемых входными сигналами (фиг.2). Через время, равное времени задержки второго элемента 8 задержки, сигналом с его выхода триггер б устанавливается в нулевое состояние — зарядные ключи 13 и 16.открываются, а разрядные ключи 9 и 12 закрываются. Снова начнется заряд запоминающих конденсаторов, после чего цикл работы фазового детектора повторяется °

Таким образом, осуществляется плавный переход от максимума напряжений на выходах цифро-аналоговых преобразователей при переполнениях счетчиков до минимума при переходе ими нулевые состояния. На фиг.2 показано, что эа время цикла 20 изменение напряжений происходит по трапециевидной форме в верхней части диаграммы, где производится хранение 21, плавный переход 22 от максимума к нимимуму, и треугольной форме — участок 22 и 23, причем изменение напряжений от спада к подъему производится не переключением, что всегда сопровождается выбросами и, вследствие этого, потерей информации о фазе сигналов, а заменой одних напряжений (убывающих на запоминающих емкостях) другими (возрастающих на выходах

949797 цифро-аналоговых преобразователей).

Такая форма сравниваемых напряжений позволяет значительно уменьшить амплитуду выбросов напряжений и время установления переходных процессов, особенно при окончании циклов счетчиками.

Формула изобретения

Фазовый детектор, содержащий два счетчика, два цифро-аналоговых. преобразователя, триггер и вычитающий блок, входы которого соединены с выходами первого и второго цифро-аналоговых преобразователей, входы которых соединены с первыми выходами счетчиков, а входы последних соединены соответственно с клеммами опорного и измеряемого сигналов, о т л и— ч а ю шийся тем, что, с целью повышения помехозащищенности, в него введены логический элемент ИЛИ, два элемента задержки, два зарядных и два разрядных ключа, два резистора, два запоминающих конденсатора и два буферных каскада, причем выход первого буферного каскада соединен с первым входом первого зарядного ключа и первым входом вычитающего блока, а вход — с выходом первого зарядного и первым входом первого разрядного ключей и с одним из выводов первого запоминающего конденсатора, другой вывод которого соедине с общей шиной, выход второго буферного каскада соединен с первым входом второго зарядного ключа и вторим входом вычитающего блока, а вход— с выходом второго зарядного и первым входом второго разрядного ключей и с одним из выводов второго запоминающего конденсатора, другой вывод которого соединен с общей шиной, при этом выходы первого и второго разрядных ключей соединены с общей шиной чеоез первый и второй резисторы соответственно, вторые входы зарядных ключей - с первым выходом триггера, а вторые входы разрядных ключей— с выходом первого и входом второго элемента задержки, выход. которого соединен с первым входом триггера, вто- рой выход которого соединен с входом первого элемента задержки, а второй вход с выходом логического элемента

ИЛИ, входы которого соединены с вторыми выходами первого и второго счетчиков.

Источники информации, принятые во внимание при экспертизе

1. Заявка Японии 9 53-5107, кл. 11 ОН 2, 1978.

2. Заявка Японии Р 53-7270, кл. 11 ОН 2, 1978.