Запоминающее устройство с самоконтролем

 

Союз Советскик

Социалистические республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

< >951406 (6! ) Дополнительное к авт. свив-ву (22)за"лено 10.07.80(21) 29у8 8/18-24 (53)M. Кл. с присоединением заявки,%

1Ънударстеенвй кееетет

СССР нн дена@ нзобретеннй н открнтнЯ

G 11 С 29/00 (23)Приоритет

Опубликовано 15. 00. 82. Бюллетень М 30

Дата опубликования описания 17 . 08. 82 (53) УДК 681,327 (088.8) (72) Авторы (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ

Изобретение относится к запоминающим устройствам.

Известно запоминающее устройство, выполненное в виде большой интегральной схемы БИС) информационной емкос5 тью, например, 16 К одноразрядных слов 11).

Недостатком этого запоминающего устройства является отсутствие в нем возможности самоконтроля и самовосстановления в случае возникновения дефектов.

Наиболее близким техническим решением к изобретению является запоминаюц>ее устройство с самоконтролем, содержащее накопитель, регистры адреса и числа и блок контроля на четность 12 1.

Недостатком этого устройства является то, что в нем не происходит ис- 20 правление обнаруженных ошибок, что снижает надежность устройства.

Цель изобретения - повышение надежности устройства за счет использования имеюцейся информационной избыточности кристаллов серийных БИС., Поставленная цель достигается тем, что в запоминающее устройство с самоконтролем, содержащее накопитель, адресные входы которого подключены к выходам регистра адреса, а выходыко входам регистра числа и блока контроля на четность, введены Формирователь сигналов ошибки, контрольный регистр, первый триггер, первый элемент ИЛИ и последовательно соединенные первый и второй элементы задержки, причем управляющие входы накопителя подключены к выходам первого триггера и первого элемента ИЛИ, одни из входов которых соединены со входом второго элемента задержки, а другие обьединены и являются управляющим входом устройства, входы формирователя сигналон ошибки подключены соответственно к вь>ходам второго элемента задержки и блока контроля на четность, ут равляюще>« входу устройства и выходом ко»т рольз 95140 ного регистра, информационные входы которого соединены с выходами накопителя, а управляющий вход подключен к управляющему входу устройства, а также тем, что формирователь сигналов ошибки содержит элементы НE-ИЛИ, И, НЕ-И, НЕ, второй элемент ИЛИ, второй триггер и третий элемент задержки, причем выход элемента НЕ-ИЛИ подключен к одному из входов элемента И, >р другие входы которого соединены с одним из выходов триггера и первым входом первого элемента НЕ-И, второй вход которого подключен к выходу эле мента НЕ и одному из входов второго элемента HE-И, другой вход которого соединен с выходом третьего элементазадержки, выходы элементов НЕ-И подключены ко входам второго элемента ИЛИ, выход которого соединен с одним из входов второго триггера, другой вход которого соединен со входом третьего элемента задержки, входы элементов НЕ-ИЛИ, элемента НЕ и третьего элемента задержки и первый вход перво- 5 го элемента HE-И являются входами формирователя, выходами которого являются выход элемента И и другой выход второго триггера.

На фиг, 1 изображена структурная схема запоминающего устройства с самоконтролем; на фиг. 2 - структурная схема формирователя сигнала ошибки.

Устройство (см. Фиг, 1) содержит накопитель 1 с информационной емкос35 тью не менее чем в два раза превышающей требуемую для решения задач системы, регистр 2 адреса, регистр 3 числа, блок 4 контроля на четность, контрольный регистр 5, представляющий регистр последовательного сравнения, формирователь 6 сигналов ошибки, первый триггер 7, первый элемент 8 задержки, первый элемент ИЛИ 9, второй элемент 10 задержки.

Устройство имеет адресные входы 11 информационные выходы 12, управляющий вход 13, выход 14 сигналов "Готовность>, выход l5 сигналов "Разрешение считывания, выход 16 сигналов "Кратная ошибка", выход 17 сигналов "Одиночная ошибка", выход 18 сигналов дополнительного разряда кода адреса, выходы 19 сигналов "Неисправные разряды .

Формирователь 6 сигналов ошибки (см. фиг. 2) содержит элемент НЕ-ИЛИ 20, элемент И 21, второй триггер 22, второй элемент ИЛИ ?.3, первый 24 и вто6 4 рой ?5 элементы HE-И, элемент НЕ 26 и третий элемент ?7 задержки.

Устройство работает следующим образом.

В накопитель 1, состоящий из БИС оперативной или постоянной памяти, количество адресов в каждой из которых, по крайней мере, в два раза превышает необходимую для работы вычислительного устройства, тем или другим способом записана информация (см, фиг. 1), причем в каждой паре адресов, отличающихся, например, старШим разрядом кода адреса БИС, информация одинакова, При считывании информации на входы запоминающего устройства поступает от арифметического устройства (на фиг. 1 не показано) код адреса по входам 11, который запоминается в регистре 2 и запрос по входу 13, который устанавливает блоки 5, 6 и 7 в исходное состояние и через элемент ИЛИ 9 подается на входы выбора кристалла БИС ° При этом происходит считывание ранее записанной информации по адресу, соответствующему поданному на входы БИС коду адреса от регистра 2 и триггера 7; считанная информация записывается в регистр 3 и вместе с информацией с контрольного разряда поступает на входы блока 4. Если свертка по модулю два совпала с информацией, считанной из контрольного разряда, с выхода 15 в арифметическое устройство передается сигнал "Разрешение считывания". В противном случае сигнал "Разрешение считывания" не вырабатывается. Как в том, так и в другом случае производится повторное считывание информации из аналогичного адреса другой половины каждой БИС, для чего по истечении времени, определяемого задержкой запроса в элементе 8 задержки, формируется повторный запрос, поступающий на соответствующий вход каждой Bl1C через элемент

ИЛИ 9. Этот же сигнал перебрасывает триггер 7, в результате чего на соответствующем входе каждой БИС устанавливается код адреса, определяющий обращение к одноименным ячейкам другой половины БИС, в которых записана та же, что и при предыдущем обращении, исходная информация. Считанная информация также контролируется по модулю два. В зависимости от результатов контроля при первом и втором считывании возможны следующие варианты.

951406

50

Одиночная (или любая некратная) ошибка зафиксирована только при первом считывании: тогда с выхода 17 в арифметическое устройство и на пульт оператора (на фиг. 1 не показан) поступает сигнал одиночной ошибки и с выхода 13 - адрес половины массива адресов. При повторном считывании на выходе 15 появляется сигнал "Разре" шение считывания". 0

Одиночная ошибка зафиксирована только при повторном считывании. На выходе 17 появляется сигнал одиночной ошибки, на выходе 18 - адрес другой половины массива адресов. В этом случае считанная в первом такте информация уже используется арифметическим устройством, а полученная с выходов 17 и 18 информация об ошибке может быть использована оператором или автоматом 20 для контроля за состоянием резерва.

Одиночная ошибка обнаружена при первом и втором считывании. Эта ситуация соответствует отказу основного и резервного адресов накопителя 1, 25

) и вопрос о дальнейшем его использовании решается в зависимости от наличия в системе других средств анализа и коррекции обнаруженной неисправности, 30

При первом и втором считывании контроль по модулю два показал отсутствие одиночных (некратных)ошибок. В этом случае арифметическое устройство использует информацию, полученную при первом считывании, но в запоминающем устройстве производится контроль на отсутствие кратных ошибок следующим образом. Информация при первом и втором считывании поступает на регистр 5, каждый разряд которого представляет собой триггер со счетным входом, устанавливаемый в исходное состояние сигна" лом Запрос", поступающим на вход 13, 45

Если на триггер 7 подается два последовательных сигнала "Логический

0, то состояние триггера 7 сохраняется, если два сигнала "Логическая 1", то состояние триггера 7 изменяется дважды и после второго считывания соответствует исходному, Поэтому на выходах 19 устанавливается сигнал "Логическая 1", что соответствует отсутствию неисправности во всех

55 разрядах. Если в каких-либо разрядах информация при двух последовательных считываниях различается, то на выходах 19 этих разрядов устанавлива ется сигнал, инверсный по отношению к исправным разрядам. После второго считывания, момент окончания которого определяется элементом 10 задержки, на вход формирователя 6 поступает разрешение формирования сигнала ошибки.

При отсутствии ошибок на выходах 16 и 17 устанавливается (сохраняется)

"0", свидетельствующий об отсутствии неисправности. Если в любой половине накопителя имеется одиночная (не" кратная)ошибка, то на выходе 17 уста" навливается сигнал одиночной ошибки ("1" ), а на выходе 16 - "0", так как формирователь 6 формирует сигнал кратной ошибки только при несравнении сигналов считывания в разрядах при условии отсутствия ошибки при контроле по модулю два. При появлении. кратной ошибки, характеризуемой появлением сигнала несравнения в разрядах при отсутствии ошибки при контроле по модулю два на выходе 17 сохраняется "0", а на выходе .16 появляется "1".

С выходов 19 в арифметическое устройство и на пульт оператора выводится информация о неисправных разрядах для оценки состояния накопителя 1 и принятия мер по корректировке кратных ошибок, если в системе предусмотрены необходимые для этого аппаратные или программные средства. Разрешение на последующие обращения к памяти псь окончании второго считывания и операции контроля выдается по выходу 14.

Как это следует из рассмотренного принципа действия, запоминающее устройство требует для выполнения операции полного контроля двух тактов обращения. В подавляющем большинстве случаев системного использования памяти это не приводит к ощутимому снижению быстродействия системы, так как полная задержка на один такт возникает только в .случае неисправности в первой половине накопителя и при непрерывных обращениях к памяти с максимальной частотой, Последнее является маловероятным, так как после такта считывания из памяти происходит обработка считанного сигнала в арифмети.ческом устройстве. Кроме того при реализации описанного устройства могут быть использованы БИС ЗУ с быстролействием, превышающим требуемое для системы.

Устройство позволяет обнаруживать и исправлять все некратные ошибки в

9514 П6 любой половине накопителя и обнаруживать все кратные ошибки и некратные ошибки, возникающие в одноименных адресах обеих половин накопителя.

Формула и зобретени я

1. Запоминающее устройство с самоконтролем, содержащее накопитель, ад- о ресные входы которого подключены к выходам регистра адреса, а выходы - к входам регистра числа и блока контроля на четность, о т л и ч а ю щ е ес я тем, что, с целью повышения надежности устройства, содержит формирователь сигналов ошибки, контрольный регистр, первый триггер, первый элемент ИЛИ и последовательно соединенные первый и второй элементы задержки,20 причем упраилякгщие входы накопителя подключены к выходам первого триггера и первого элемента ИЛИ, одни из входов которых соединены с входом второго элемента задержки, а другие объ- 25 единены и являются управляющим входом устройства, входы формирователя сигналов ошибки подключены соответственно к выходам второго элемента задержки и блока контроля на четность, управля-зо ющему входу устройства и выходам контрольного регистра, информационные входы которого соединены с выходами накопителя, а управляющий вход подключен к управляющему входу устройст-, ва.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что формирователь сигналов ошибки содержит элементы НЕ-ИЛИ, И, НЕ-И, НЕ, второй элемент ИЛИ, второй триггер и третий элемент задержки, причем выход элемента НЕ-ИЛИ подключен к одному из входов элемента И, другие входы которого соединены с одним из выходов триггера и первым входом первого элемента НЕ-И, второй вход которого подключен к выходу элемента НЕ и одному из входов второго элемента HE-И, другой вход которого соединен с выходом тре-! тьего элемента задержки выходы элет ментов НЕ-И подключены к входам второго элемента ИЛИ, выход которого соединен с одним из входов второго триггера, другой вход которого соединен с входом третьего элемента задержки, входы элементов НЕ-ИЛИ, элемента HE и третьего элемента задержки и первый вход первого элемента НЕ-И являются входами формирователя, выходами которого являются выход элемента И и другой выход второго триггера.

Источники информации, принятые во внимание при экспертизе

1. "Электроника", русский перевод, 1978, " 19, с. 112.

2. Путинцев Н.Д. Аппаратный контроль управляющих цифровь1х вычислительных машин, М., Советское радио", 1966, с. 276 (прототип).