Устройство для нормализации чисел

 

Союз Советских

Социалистических

Респубпик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 1,953636 (6I ) Дополнительное к авт. свид-ву (22) Заявлено 16. 12. 80 (2I ) 3219064/18-24 с присоединением заявки ¹вЂ” (23) Приоритет

Опубликовано 23 08 ° 82 ° Бюллетень № 31

Дата опубликования описания 25 . 08. 82 (53)M. Кл.

С 06 F 7/38 фкудирстванный «омнтет

СССР по делом изобретений н открытий (53) УД K 681.. 3 (088. 8) В.И. Корнейчук, В.П. Тарасенко, Я.И. Торошанко и Г.В. Байдич

{72) Авторы (54) УСТРОЙСТВО ДЛЯ НОРМАЛИЗАЦИИ

ЧИСЕЛ

Изобретение относится к вычисли- тельной технике и может быть использовано для нормализации чисел, представленных в виде целой и дробной части в р-ичной системе счисления.

Известно устройство для нормализации чисел, содержащее ряд однотипных схем логических уравнений, каждая из которых содержит вентильную схему, дешифратор величины сдвига, анализатор содержимого групп на нуль и шифратор (11.

Недостатками этого устройства являются невозможность нормализации смешанных чисел и значительные аппаратурные затраты. Наиболее близким к изобретению по технической сущности является устройство для нормализации чисел, содержащее сумматор мантисс, сумматор характеристик, регистр сдвига, шифратор кода денормализации, дешифратор, анализатор групп разрядов, анализатор кода денормализации и ши2 ну записи. Выход сумматора мантисс соединен с информационным входом регистра сдвига, управляющий вход которого соединен с выходом дешифратора и входом анализатора групп разрядов, 5 который соединен с первым управляющим выходом анализатора кода денормализации. Второй управляющий выход анализатора кода денормализации соединен с вторым управляющим входом сумматора характеристик, который соединен с шиной записи, выход анализатора групп разрядов соединен с входом шифратора кода денормализации, выход которого соединен с входом дешифратара и входом анализатора кода денор-, мализации $2).

Недостатком известного устройства

2р является невозможность нормализации смешанных чисел, представленных целой и дробной частями.

Цель изобретения - расширение функциональных возможностей устрой953636 4 ства, заключающееся в возможности нормализации смешанных чисел.

Поставленная цель достигается тем, что устройство для нормализации чисел, содержащее первый сдвиговый регистр, сумматор характеристики, блок анализа денормализации, причем первый и второй выходы блока анализа денормализации подключены к первому и второму входам сумматора характеристик, соответственно, содержит второй и третий сдвиговые регистры, пять элементов И, три элемента запрета, два элемента ИЛИ, четыре тактовых шины, причем первые выходы пер- > вого, второго и третьего сдвиговых регистров подключены соответственно к первым входам первого, второго элементов И и первому информационному входу первого элемента запрета, вы- 20 ходы которых соединены соответственно с первым., вторым и третьим входами первого элемента ИЛИ, выход которого подключен к входу третьего сдвигового регистра, вторые выходы первого, д второго и третьего сдвиговых регистров соединены с первыми входами третьего, четвертого элементов И и первым информационным входом второго элемента запрета, соответственно, кроме того, первый вход третьего сдвигового регистра соединен с первым входом пятого элемента И, выходы четвертого, пятого элементов И и второго элемента запрета подключены соответственно к первому, второму и третьему входам второго элемента ИЛИ, выход которого соединен с входом второго сдвигового регистра и инфор" мационным входом элемента запрета, выход которого подключен к первому входу блока анализа денормализации, третий выход которого соединен с вторыми входами первого, третьего и четвертого элементов И и с вторыми информационными входами первого и второго элементов запрета, четвертый выход блока анализа денормализации соединен с вторыми входами. .второго и пятого элементов И, тре50 тьи входы второго, третьего и чет,вертого элементов И, управляющие входы второго и третьего элементов запрета и третий вход первого элемента запрета подключены к первой

55 тактовой шине, третий вход первого элемента И и управляющий вход пер-. вого элемента запрета подключены к второй тактовой шине, выход третьего элемента И соединен с входом первого сдвигового регистра и вторым входом блока анализа денормализации, третий и четвертый входы которого подключены соответственно к третьей и четвертой тактовым шинам устройства.

Кроме того, блок анализа денормализации содержит четыре триггера, три элемента.И, причем первый вход первого элемента И соединен с третьим выходом блока, второй вход первого элемента И соединен с нулевым входом первого триггера, единичным входом второго триггера и третьим входом блока, выход первого элемента И подключен к первому выходу блока, выход второго элемента И соединен с первым входом третьего элемента И и четвертым выходом блока, выход третьего элемента И подключен к второму выходу блока, единичный вход первого триггера соединен с вторым входом блока, единичный выход первого триггера подключен к информационному входу третьего триггера, синхронизирующий вход которого соединен с синхронизирующим входом четвертого триггера и четвертым входом блока, нулевой выход третьего триггера подключен к первому входу второго элемента И, второй вход которого соединен с единичным выходом четвертого триггера, информационный вход которого соединен с единичным выходом, второго триггера, нулевой вход которого соединен с первым входом блока, второй вход третьего элемента И соединен с вторым входом первого элемента И, единичный выход третьего триггера соединен с первым входом первого элемента И.

На фиг. 1 изображена функциональ-: ная схема устройства; на фиг. 2схема блока анализа денормализации.

Устройство для нормализации чисел содержит и-разрядные динамические регистры 1 и 2 (n — разрядность обрабатываемых чисел), k — разрядный динамический регистр 3 (k - количество двоичных разрядов, представляющих основание р системы счисления), блок

4 анализа денормализации, сумматор

5 характеристик, элементы И 6 и 7, элемент 8 запрета, элементы И 9 и

10, элемент 11 запрета, элемент И 12, 1 элемент 13 запрета, элементы ИЛИ 14 и 15 и шины 16-19.

1О

30. 35

45

55

5 9 блок 4 анализа денормализации содержит RS-триггеры 20 и 21, Р-триггеры 22 и 23 и элементы И 24-26. Выходы элементов И 24 и 25 являются соответственно суммирующим и вычитающим выходами блока.

Устройство работает следующим образом.

Тактом T„ будем называть время представления в машинном цикле устройства i-го разряда обрабатываемых чисел (1=1, n)

Таким образом, в режиме хранения в каждом i-м такте на выходах первых разрядов сдвиговых регистров 1-3 будут находиться i-e разряды записанных в них чисел. Тактами Т (1, j) будем называть сигналы, действующие в каждом цикле, начиная с такта Т„ и заканчивая тактом Т>, включительно.

Машинный цикл устройства (время представления и-разрядного слова) будет, такий образом, определяться временным интервалом, находящийся между передними фронтами двух следующих друг за другом тактов Т, начало машинного цикла соответствует такту Т, .

В исходном состоянии (такт Т1 ) в регистрах 1 и 2 записаны соответственно целая и дробная части обрабатываемого числа, в регистре 3 " нулевой код.

На управляющих выходах блока 4 сформированы сигналы, определяющие направление нормализации обрабатываемых чисел. Триггер 22 находится в единичном состоянии, если целая часть операнда не равна нулю, триггер 23 в единичном состоянии, если последние к разрядов дробной части равен нулю, k - -равны нулю, где количество двоичных разрядов, представляющих основание системы счисления. Таким образом, условием нормализации вправо будет единичное состояние триггера

22 (выход 27 блока 4), условие нормализации влево будет выработано на выходе элемента И 25 (выход 28 бло ка 4) при нулевых значениях целой части и старшего разряда (последние

:k разрядов) дробной части обрабатываемого числа.

Выработка указанных условий осуществляется следующим образом.

Исходное состояние триггера 21 единичное, триггера 20 - нулевое.

Информация, поступающая в каждом цикле (в том числе в циклах записи

53636 6 и хранения) на вход регистра 1, подается на S-вход триггера 20, на R-вход триггера 21 в последних

k тактах каждого цикла по сигналу

Т (1, n-.k) через элемент 13 запрета подается информация старшего разряда регистра 2. Триггеры 20 и 21 пред.назначены для определения нулевых значений соответственно целой части и старшего разряда дробной части об рабатываемых чисел. При нулевом значении целой части триггер 20 после выполнения и-го такта находится в единичном состоянии, триггер 21 при ненулевом значении старшего разряда дробной части установлен в нулевое состояние. По заднему фронту тактового сигнала Т11 (шина 19) информация триггеров 20 и 21 переписывается на триггеры 22 и 23, соответственно.

При этом на выходе триггера 22 будет сформировано для следующего цикла условие нормализации вправо, условие нормализации влево будет формироваться на выходе элемента И 25 при равенстве нулю целой части и старшего разряда дробной части обрабатываемых чисел.

После переписи информации на триггеры 22 и 23 триггеры 20 и 21 передним фронтом тактового сигнала Т устанавливаются в исходное состояние.

Нормализация чисел в устройстве осуществляется соответствующей коммутацией цепей циркуляции регистров 1-3.

В каждом цикле нормализации вправо (единичный сигнал на выходе 27 блока

4) к содержимому сумматора 5 характеристик в такте Т через элемент

И 24 прибавляется единица, в циклах нормализации влево через элемент И 26 вычитается единица.

Нормализация вправо осуществляется следующим образом.

Цепи циркуляции регистров 1 и 2 замыкаются на свои входы с выходов

l (ky1 )-х разрядов через элементы И 9 и 10, соответственно. В первых k тактах каждого цикла информация младших разрядов регистра 1 через элементы И 6 и ИЛИ 15 по сигналу

Т (1, k) переписывается в регистр 3, после чего до начала такта Т (n-k) он переключается в режим хранения.

Цепь циркуляции регистра 3 в режйме хранения замыкается с выхода его nepaoro разряда на вход через элементы запрета 8 и ИЛИ 15 по управляющему

953636

7 сигналу Т (1, k) Т (1,,n-k) . В последних k тактах каждого цикла нормализации вправо цепи циркуляции регистров 1 и 2 с выходов их (k+1)-õ разрядов разрываются, в старшие k разряды регистра 2 записывается через элементы 11 запрета и ИЛИ 14 информация с регистра 3, где хранилось значение выдвинутого из регистра 1 младшего разряда целого числа. Съем информации с регистра 3 в регистр

2 осуществляется с того разряда регистра 3, где в такте Т (n-k A ) будет находиться первый разряд хранимого в нем числа. Таким образом, в каждом цикле нормализации вправо информация в регистрах 1 и 2 сдвинется на k разрядов (один р-ичный разряд) вправо с переписью младшего р-ичного разряда целой части в старшие k разряды регистра дробной части.

При нормализации влево цепь циркуляции регистра 2 замыкается через

k-разрядный регистр 3, цепь циркуляции при этом имеет вид: выход регистра 2, элементы И 7 и ИЛИ 15вход регистра 3 — выход регистра 3— элементы И 12 и ИЛИ 14 - вход регистра 2. Такая цепь циркуляции обеспечивает в каждом цикле сдвиг дробного числа на k разрядов влево.

Об окончании нормализации свидетельствует наличие в такте Т4 нулевых сигналов на обоих управляющих выходах 27 и 28 блока 4.

Изобретение позволяет обрабатывать смешанные числа, представленные целой и дробной частями. Таким образом, предлагаемое устройство обладает большими функциональными возможностями по сравнению с известным.

Формула изобретения

1. Устройство для нормализации чисел, содержащее первый сдвиговый регистр, сумматор характеристик, блок анализа денормализации., причем первый и второй выходы блока анализа денормализации подключены к первому и второму входам сумматора характеристик, соответственно, о т л ич а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет возможности нормализа-, ции смешанных чисел, оно содержит второй и третий сдвиговые регистры, 5

1о

15 го

25 зо

4О

55 пять элементов И, три элемента запрета, два элемента ИЛИ, четыре тактовых шины, причем первые выходы первого, второго и третьего сдвиговых регистров подключены соответственно к первым входам первого, второго элементов И и первому информационному входу первого элемента запрета, выходы которых соединены соответственно с первым, вторым и третьим входами первого элемента ИЛИ, выход которого подключен к входу третьего сдвигового регистра, вторые выходы первого, второго и третьего сдвиговых регистров соединены с первыми входами третьего, четвертого элемен".. тов И и первым информационным входом второго элемента запрета, соответственно, кроме того, первый выход третьего сдвигового регистра соединен с первым входом. пятого элемента

И, выходы четвертого, пятого элементов И и второго элемента запрета подключены соответственно к первому, второму и третьему входам второго элемента ИЛИ, выход которого соединен с входом второго сдвигового регистра и информационным входом третьего элемента запрета, выход которого подключен к первому входу блока анализа денормализации, третий выход которого соединен с вторыми входами первого, третьего и четвертого элементов

И и вторыми информационными входами первого и второго элементов запрета, четвертый выход блока анализа денормализации соединен с вторыми входами второго и пятого элементов И, третьи входы второго, третьего и четвертого элементов И, управляющие входы второго и третьего элементов запрета и третий вход первого элемента запрета подключены к первой тактовой шине. устройства, третий вход первого элемента И и управляющий вход первого элемента запрета подключены к второй тактовой шине устройства, выход третьего элемента

И соединен с входом первого сдвигового регистра и вторым входом блока анализа денормализации, третий и четвертый входы которого подключены соответственно к третьей и четвертой тактовым шинам устройства.

2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок анализа денормализации содержит четыре триггера, три элемента И, причем первый вход первого элемента И соеди953636

10 нен с третьим выходом блока, второй вход первого элемента И - с нулевым входом первого триггера, единичным входом второго триггера и третьим входом блока, выход первого элемен та И подключен к первому выходу блока, выход второго элемента И соединен с первым входом третьего элемента И и четвертым выходом блока, выход третьего элемента И подключен к второму выходу блока, единичный вход первого триггера соединен с вторым входом блока, единичный выход первого триггера подключен к информационному входу третьего триггера, синхронизирующий вход которого соединен с синхронизирующим входом четвертого триггера и четвертым входом блока, нулевой выход третьего триггера подключен к первому входу второго элемента И, второй вход которого соединен с единичным выходом четвертого триггера, информационный вход которого соединен с единичным выходом второго триггера, нулевой вход которого соединен с первым входом блока, второй вход третьего элемента И соединен с вторым входом первого элемента И, единичный выход третьего триггера соединен с первым входом первого элемента И.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

H 397908, кл. G 06 F 7/38, 1971.

2. Авторское свидетельство СССР

1 549807 кл. G 06 F 7/38, 1975 (прототип).

953636

Составитель А. Клюев

Редактор Г. Кацалап Техред Т.Иаточка

Корректор Г. Orap

Подписное филиал ППП "Патент", r. Ужгород, ул. Проектная, Закаэ 27 /7 Тираж 731

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5