Преобразователь двоичного однопеременного кода в позиционный двоичный код

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советскик

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ay(22) Заявлено 081080 (21) 3211996/18-24 f31) M. Кл з с присоединением заявки ¹ (23) Приоритет

G 06 F 5/02

Государственный комитет

СССР но делам изобретений и открытий

Опубликовано 30.0882,Бюллетень № 32 (53) УДК681. 325 (088. 8) Дата опубликования описания 300882

/ Ъ (72) Автор изобретения

В.В.Голицын (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ- ДВОИЧНОГО ОДНОПЕРЕМЕННОГО

КОДА В ПОЗИЦИОННЫЙ ДВОИЧНЫЙ КОД

Изобретение относится к автоматике и цифровой вычислительной технике и может быть использовано при построении преобразователей в системах обработки информации и в оборудовании с точным перемещением исполнительных органов.

Известен преобразователь статического кода Грея в двоичный код, содержащий регистр входного кода, логичес-, кие блоки и распределитель импульсов (11 .

Недостаток данного устройства состоит в ограниченных функциональных воэможностях, поскольку оно обеспечивает преобразование только рефлексного двоичного кода (кода Грея).

Наиболее близким к предлагаемому является преобразователь двоичного однопеременного кода в позиционный двоичный код, содержащий соединенные последовательно от старших разрядов к младшим элементы отрицания равнозначности по одной в каждом разряде преобразователя, кроме старшего, каждая из которых подключена к соответствующему разряду рефлексного кода (2) .

Недостаток известного преобразователя состоит в ограниченных функциональных воэможностях, поскольку он также не может быть применен для преобразования смещаемого однопеременного кода.

Цель изобретения — расширение класса решаемых задач путем преобразования смещаемого однопеременного кода.

Поставленная цель достигается тем, что в преобразователе двоичного однопеременного кода в позиционный двоичный код содержащем группу блоков управляемых полусумматоров, первый вход

j-го блока управляемых полусумматоров (i — от 1 до -), где и — число разрядов и преобразуемого кода, является входом (2i 1)-го разряда входного кода пре- образователя, а второй вход 1-го блока управляемых полусумматоров соединен с первым выходом ((+1)-го блока управляемых полусумматоров и является (2i- 1)-м разрядом выходного кода преобразователя, а --ый блок управляемых

A полусумматоров вйполнен в виде элемента отрицания равнозначности, первый вход-которого соединен c (n-1)-ым разрядом входного кода преобразователя, а второй. вход — с и -ым разрядом входного кода преобразователя и с иым разрядом выходного кода преобразователя, третий вход j -го блока управляемых полусумматоров соединен с 2 955023

-ым разрядом входного кода преобразователя, четвертый вход -го блока управляемых полусумматоров соединен с 21-м разрядом выходного кода преобразователя и с вторым выходом (+1)— го блока управляемых полусумматоров.

Кроме того, в преобразователе блок управляемых полусумматоров содержит три элемента отрицания равнозначности, два элемента И, элемент ИЛИ и элемент НЕ, вход которого является 10 вторым входом блока управляемых полусумматоров и соединен с первыьи входами первого элемента И и первого элемента отрицания равнозначности, выход которого является первым выхо- 15 ° дом блока управляемых полусумматоров, первый вход которого соединен с вторым входом первого элемента И и первым входом второго элемента отрицания равнозначности, выход которого соеди»20 нен с вторым входом первого элемента отрицания равнозначности, а второй вход второго элемента отрицания равнозначности является третьим входом блока управляемых полусумматоров и соединен с первым входом второго элемента И, второй вход которого соединен с выходом элемента НЕ, выходы первого и второго элементов И через элемент ИЛИ соединены с первым входом третьего элемента отрицания равнозначности, второй вход которого является четвертым входом блока управляемых полусумматоров, а выход третьего элемента отрицания равнозначности является вторым выходом ьлока управляемых полусумматоров.

Смещаемый однопеременный код формируется на кодовых дорожках, имеющих рисунок кодовых площадок вида

2-3-3-2-3 парами разрядов, что поз- 40 воляет вдвое сократить число кодовых дорожек и соответственно габариты преобразователя перемещения в код.

На фиг.1 дана блок-схема предлагаемого преобразователя; на фиг.2 — 45 элементная схема блОка управляемых и ол у сумматор ов .

Преобразователь двоичного однопеременного кода в позиционный двоичный код содержит (фиг. 1) элемент 1 отрицания равнозначности, входы которого подключены к старшим разрядам

AN, А < двоичного однопеременного кода, и блоки 2 управляемых полусумматоров, каждый из которых имеет четыре входа и два выхода. Блоки 2 управляемых полусумматоров соединены последовательно от старших разрядов к младшим, причем два входа последующего блока подключены соответственно к двум выходам предыдущего блока 2, 60 а два других входа подключены к соответствующей паре разрядов двоичного однопеременного кода.

Блок 2 управляемых полусумматоров содержит (фиг.2) первую схему 3 отрицания равнозначности, к одному входу которой подключен вход блока управляемых полусумматоров 2, а к другому входу подключен выход элемента И 4, входы которого подключены соответственно к выходам И 5-6. Первый вход элемента И 6 подключен к входу блока

2 управляемых полусумматоров, к входу элемента HE 7 и первому входу элемента 8 отрицания равнозначности, второй вход которого подключен к выходу элемента 9 отрицания равнозначности.

Рассмотрим процесс преобразования двоичного однопеременного кода, начиная со старших разрядов. Для этого в исходном коде четырех старших разрядов выделим каждую 2" кодовую комбинацию и полученный сжатый код сведем в табл.1.

В результате преобразования пер-, вых двух строк табл.1 элементом 1 отрицания равнозначности получим табл.2 коЩовых комбинаций входов блока 2 управляемых полусумматоров.

Результаты преобразования строк табл.2 логическими элементами, входящими в логический блок 2 сведены в табл.,3.

Кодовые .комбинации четырех старших разрядов результирующего кода образуются первыми двумя строками табл.2 и последними двумя строками табл. 3 и в совокупности формируют позиционный двоичный код.

На входы следующего блока 2 поступают выходы предыдущего блока 2 управляемых полусумматоров и й-4-й, N-5-й разряды двоичного однопеременного кода.

Выделяя из исходного кода каждую

N-5

2 -ю кодовую комбинацию, для кодовых комбинаций входов этого блока получим периодически повторяющую

a àáë . 2, а . затем табл . 3.

Преобразование исходного двоичного однопеременного кода остальными блоками 2 управляемых полусумматоров аналогично описанному и в результате на выходе преобразователя формируется двоичный позиционный (N+1)-разрядный код.

Применение предлагаемого преобразователя обуславливает возможностью сопряжения малогабаритных преобразователей перемещения в однопеременный код со стандартной аппаратурной переработки цифровой информации.

I о

1

1 о

I,о а 1

I о

1 с-!!

1 с

1 !

I I

«-!

1

1 с-1

1

1 (I

1 и х

3 о о

Ц

М сй 1

I о

I

1

«4 Ъ б м б

Ц х а

1 И бб!

1 С4

Ц о а х

Ю б-б

ra

1

1 ц) 1

I, б!!

1!

1 а

I б-4

1 Ф

I б-!

I !

I 1

1 1

1 1

I n 1

1 «-1 I

I

Г

1 (ч 1

1 т4

\ — -4

1 ! I !

«

Х вЂ” — 1

g I о 1л

Я! .1 о

«Ф 1

Я 1

Ф 1 Ю

О I !

2 1

I 1! 1 гЪ

I 1

I — — I

1 I

1 1

1 (i) I

I 1

1 !

1 W 1

1 !! 1

I — — I

I 1

I 1! о

1 1! о о о о

955023

1 сч

1

П!

"-1

1 1

I к

I

О I

1

1 Еб

1

1

1

1

I

l

1

1

1, 1

1

I

1

1

1

1

I

I (1 !

I бЛ 1 т-! !1

I 1

I 1

1 еЪ 1

«-1

I ! — — — ——

I

I C4 1

«-1 1

1 1 ! — — б

I о 1

« 1

I 4 б — — — б

1

1 ! ! !

I I

1 I б:0 1

1 I ! —!

1 I .1 I

1 бО 1!

\- — —

1

1

1 ——

I м

1 !

1

1 СЧ

1 I

1 о

I I

I 1 1 о о о о о о о о о о о о о о о о о б«1 («! е.Ч

I

1

1 о

1

I !

1 о

I

1

I

I б

1

1

I г4

1

I

1 о

1

1

1

1 б-4

I !

955023! ! и ! ч-!

3 — —.— 3 о о о о о о о о! м н !

1 —.3! ! с-! !

\ о о о о н о о! м

N I!!

Х

Ц х х о — — — -Ч

3 1 о

k( о

Х

1 ! Ф

1 о о н н о о о о < о о о о о ч о о о !

1 о о н ч о о о о о о о

955023

Формул а и з о бр ет е ни я

1. Преобразователь двоичного од- . нопеременного кода в позиционный двоичный код, содержащий группу блоков управляемых полусумматоров, первый вход» -го блока управляемых полусумматоров (»- от 1 до у), где и » число разрядов преобразуемого кода, является входом (2» -1) -го разряда входного кода преобразователя, а вто- »О рой вход » -ro блока управляемых полусумматоров соединен с первым выходом (» +1)-го блока управляемых полусумматоров и является (2» 1)-м разрядом выходного кода преобразователя, )5 а --й блок управляемых полусуммато- . л

2 ров выполнен в виде элемента отрицания равнозначности, первый вход которого соединен с (n-1)-м разрядом входного кода преобразователя, а вто- 20 рой вход — с р -м разрядом входного кода преобразователя и с П-м разрядом выходного кода преобразователя, о т— л и ч а ю щ и"й с я тем, что, с цеJIblo расщирения класса решаемых задач путем преобразования смещаемого однопеременного кода, в нем третий вход

j-ro блока управляемых полусумматоров соединен с 2» -м разрядом входного кода преобразователя, четвертый вход

l -го блока управляемых полусумматоров соединен с 2»-м разрядом выходно го кода преобразователя и с вторым выходом (» +1)-го блока управляемых полусумматоров.

2. Преобразователь по п.1, о т л и-З5 ч а ю шийся тем, что в нем блок управляемых полусумматоров содержит

» три элемента отрицания равнозначнос- ти, два элемента И, элемент ИЛИ и элемент НЕ, вход которого является вторым входом блока управляемых полусумматоров и соединен с первыми входами первого элемента И и первого элемента отрицания равнозначности, выход которого является первым выхо" дом блока управляемых полусумматоров, первый вход которого соединен с вторым входом первого элемента И и первым входом второго элемента отрицания равнозначности, выход которОго соединен с вторым входом первого элемента отрицания равнозначности, а второй вход второго элемента отрицания равнозначности является третьим входом блока управляемых полусумматоров и соединен с первым входом второго элемента И, второй вход которого соединен с выходом элемента НЕ, выходы первого и второго элементов

И через элемент ИЛИ соединены с первым входом третьего элемента отрицания равнозначности, второй вход которого является четвертым входом блока управляемых полусумматоров, а выход третьего элемента отрицания равнозначности является вторым выходом блока управляемых полусумматоров.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 369706, кл. Н,ОЗ К 13/24, 1970.

2. Филиппов A.Ã. и Белкин О.С.

Проектирование логических узлов ЭВМ.

M. "Советское радио", 1974, с.81-83 (прототип).

955023

Составитель М.варшавский

Редактор Н.Ковалева Техред A.À÷ Корректор Н.Король

Заказ 6437/52 Тираж 731 Подпис ное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП "Пате нт", r. Ужгород, ул. Проектная, 4