Устройство для контроля и диагностики логических узлов

 

О П И С А Н И Е (960825

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскмк

Соцмалметмчесими

Республик (6l ) Дополнительное к авт. свнд-ву (22)Заявлено 11.03.80 (21) 2932453/18-24 с присоединением заявки №вЂ” (23) Приоритет (51)М. Кл.

G 06 F 11/16

Ркудвретвеииый комитет

СССР ио делам изо4ретеиий и открытий

ОпУбликовано 23.09.82. Бюллетень № 35 (53) УДК 681.326 (088. 8) Дата опубликования описания 23. 09. 82 (72) Авторы изобретения

Чму ..: ";-,. л

i пл Jg@T.;r

ТЕЩД ЦЕСТ;, : @

ВИИц(еуi„;(,, В. Д. Руденко, А. Н. Толкачев и В. Е (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ И ДИАГНОСТИКИ

ЛОГИЧЕСКИХ УЗЛОВ

Изобретение относится к вычислительной технике и предназначено для тестового контроля и диагностики логических блоков, узлов, приборов.

Известно устройство для испытания логических блоков, содержащее генератор тактов, генератор случайных кодов, эталонный и логический блоки, блоки сравнения и управления, дешифратор, сумматор по модулю два, коммутатор $1).

Однако для проверки логического блока в этом устройстве необходимо иметь такой же, но эталонный (т. е. заведомо исправный) логический блок, который не всегда имеется в наличии.

Кроме того, проверка блоков производится случайными кодами, что снижает полноту контроля и увеличивает время проверки блоков.

Известно также устройство для контроля логических блоков, содержащее проверяемый логический блок, коммутатор, блок усилителей и нормализа2 торов, магистральную шину, временной и амплитудный дискриминаторы, блоки ввода-вывода, ввода и печати, пульт управления, блоки проверки стандартных ячеек, состоящие из блоков уставок, компараторов, блоков управления уставками, регистрации и управления, схему ИЛИ, генератор тестов 2).

Недостатком этого устройства является то, что генератор тестов перебирает все возможные комбинации входных сигналов. Это приводит к избыточности теста и увеличивает время проверки блоков. Кроме того, устройство может проверять только отдельные стандартные ячейки, для каждого типа которых в устройстве имеется отдельный блок проверки. Это ограничивает область применения устройства.

Наиболее близким по технической

20 сущности к предлагаемому является устройство для тестового контроля цифровых узлов цифровой вычислительной машины, содержащее блок памяти, пред3 96082 назначенный для хранения тестовой программы, блок ввода, через который передается информация из блока памяти в регистр тестов или регистр управления, дешифраторы, управляющие работой переключателей, которые служат для подключения напряжений, вырабатываемых блоком опорных напряжений, к схемам сравнения, формирователи входных сигналов и индикаторы. Выходы фор- 6 мирователей входных сигналов соединены с входами-выходами контролируемого блока. Информация о тесте с блока памяти через блок ввода поступает в регистры, а затем в виде стимулирующих сигналов подается на контролируемый блок. Ответные реакции контро.лируемого блока сравнения с эталонными значениями, записанными в регистрах, и результаты контроля отображаются на индикаторах (загорается лампочка в том канале, где произошло несравнение ответных сигналов.с эталонными). Оператор отмечает какие индикаторы светятся и делает соответствующие выводы о возможной неисправности в контро. лируемом блоке. Затем вводится очередной тест информации, и контроль продолжается (3 J.

Для того, чтобы формировать очередной тест стимулирующих сигналов, в известном устройстве необходимо передать из блока памяти количество разрядов информации, равное числу входов-выходов контролируемого блока. А так как устройство ввода (например, фотосчитывающие механизмы) передают информацию побайтно со скоростью не выше 2000 байт/с, то, например, для формиров ния одного теста

4О для контролируемого блока с 200 входами-выходами потребуется 12,5 мс и максимальная частота подачи стимулирующих сигналов 80 Гц. Кроме того, оператору необходимо время, чтобы оценить какие индикаторы в каждом

45 кадре загораются. Следовательно, известное устройство не может, быть применено для контроля блоков, на которые необходимо подавать стимулирующие сигналы с высокой частотой, например десятки и сотни килогерц.

Недостатком известного устройства является также невозможность подачи на его входы циклических последовательностей сигналов, чтобы наблюдать ответные реакции контролируемого блока с целью диагностики, например, на экране осциллографа, так как в уст5 4 ройстве нет блока, обеспечивающего циклическое формирование стимулирующих сигналов с достаточно высокой час тотой.

Кроме того, с помощью известного устройства невозможно проводить диагностику до элемента в контролируемом блоке, так как оператор получает толь ко информацию о том, на каких выходах получено несравнение ответных сигналов с эталонными.

Все перечисленные недостатки снижают функциональные возможности известного устройства.

Целью изобретения является увеличение точности локализации неисправностей.

Поставленная цель достигается тем, что в устройство для контроля и диагностики логических узлов, содержащее блок терминалов, блок ввода-вывода, три регистра, блок опорных напряжений, каналы по числу контактов проверяемого узла, каждый канал содержит дешифратор, переключатель, узел сравнения, формирователь импульса, причем выход блока терминалов соединен с первым входом блока ввода-вывода, первый выход которого соединен с входом блока терминов, второй вход блока ввода-вывода соединен с первым выходом первого регистра, второй выход блока ввода-вывода - с входом второго регистра и вторым входом первого регистра, выходы третьего регистра - соответственно с управляющими входами дешифраторов, выходы которых соединены соответственно с первыми входами переключателей, вторые входы которых соединены с выходом блока опорных напряжений, первые выходы переключателей соединены соответственно с первыми информационными входами узлов сравнения, вторые информационные входы которых соединены соответственно с выходными контактами проверяемого узла, входные контакты которого соединены соответственно с выходами формирователей, входы которых соединены соответственно с вторыми выходами переключателей, введен элемент И-ИЛИ, регистр сдвига, блок управления, преобразователь импульсного сигнала в сигнатуру, два блока памяти, причем управляющий вход регистра.сдвига соединен с первым выходом блока управления, второй выход которого соединен с управляющими входами узлов сравнения, первая группа

5 9608 выходов блока управления соединена с управляющими входами первого и второго блока памяти, выходы первого блока памяти соединены соответственно с информационными входами дешифраторов, выходы второго блока памяти с группой информационных входов ре- . гистра сдвига, выходы которого соединены с входами третьего регистра и с информационными входами первого блока па- 1О мяти, информационный вход регистра сдвига соединен с выходом элемента

И-ИЛИ, первый вход которого соединен с первым входом блока преобразования импульсного сигнала в сигнатуру и яв- 15 ляется входом устройства, второй вход элемента И-ИЛИ соединен с вторым выходом первого регистра, первый вход которого соединен с выходом регистра сдвига, второй вход первого регистра zo соединен с выходом блока преобразования кода импульсного сигнала в сигнатуру, выход второго регистра — с первым входом блока управления, третий выход которого соединен с вторым 25 входом элемента И-ИЛИ, третий вход блока ввода-вывода - с второй группой выходов блока управления, третья группа выходов которого соединена с вторым входом блока преобразования кода, зо второй вход блока управления соединен с выходом второго регистра.

Кроме того, блок управления содержит три узла сравнения, пять счетчиков, три коммутатора, два элемента

ИЛИ, два дешифратора, узел памяти, три регистра, элемент И, два триггера элемент задержки, генератор импульсов, причем первый вход блока соединен с управляющим входом элемента за- О держки, с первым входом первого узла сравнения и с первым информационным

-входом первого коммутатора, первый управляющий вход которого соединен с выходом первого узла сравнения, второй вход которого соединен с выходом первого счетчика, с информационным входом первого регистра, с первым входом второго узла сравнения, второй вход которого является первым информа50 ционным выходом первой группы выходов блока, второй вход которого соединен с вторым информационным входом первого коммутатора и со счетным входом второго счетчика, выход которого соединен с вторым управляющим входом первого коммутатора, третий информационный вход которого соединен с выходом третьего счетчика, с первым вхо

25 6 дом первого дешифратора, с первым информационным входом второго коммутатора, с первым входом второго дешифратора, с информационным входом узла памяти, управляющий вход которого соединен с выходом первого элемента

ИЛИ, первый вход которого соединен с первым информационным входом третьего коммутатора, с первым входом элемента И, с первым управляющим входом второго регистра, с выходом второго дешифратора, с информационным входом элемента задержки, выход которого является вторым выходом блока, первый выход которого соединен с выходом четвертого счетчика, управляющий вход которого соединен с установочным входом первого триггера, со счетным входом пятого счетчика, с управляющим входом третьего регистра, с управляющим входом первого регистра, со счетным входом первого счетчика, с установсчным входом второго триггера, с выходом первого дешифратора, с вторым входом первого элемента ИЛИ, с вторым управляющим входом второго регистра и является первым выходом второй группы выходов блока, второй выход второй группы выходов блока соединен с выходом элемента И, второй вход которого соединен с первым выходом узла памяти, с первым информационным входом второго регистра, с вторым информационным входом третьего коммутатора, выход которого соединен с первым управляющим входом третьего счетчика, второй управляющий вход которого соединен с выходом второго элемен та ИЛИ, первый вход которого соединен с вторым входом первого дешифратора и с первым выходом первого коммутатора, второй выход которого соединен с третьим входом первого элемента ИЛИ, выход пятого счетчика соединен с информационным входом третьего регистра, с первым входом третьего узла сравнения, с четвертым информационным входом первого коммутатора, третий управляющий вход которого соединен с вторым входом второго элемента ИЛИ и с первым выходом второго регистра, второй выход которого соединен с вторым информационным входом второго коммутатора, выход которого соединен с вторым входом второго дешифратора, второй информационный вход второго регистра соединен с вторым выходом узла памяти, с информационным входом третьего счетчика и является третьим

7 96082 выходом второй группы выходов блока, третий выход которого соединен с выходом второго триггера, выход первого триггера является первым выходом третьей. группы выходов блока, второй выход третьей группы выходов которого соединен с синхровходом четвертого счетчика, с выходом генератора импульсов, с синхровходом третьего счеъ чика, выход второго узла сравнения 10 соединен с четвертым управляющим входом первого коммутатора, пятый управляющий вход которого соединен с выходом третьего узла сравнения, второй еход которого соединен с выходом 15 третьего регистра, выход первого регистра соединен с вторым входом второго узла сравнения.

На фиг. 1 показана структурная схема предлагаемого устройства; на gg фиг. 2 - вариант построения преобразователя кода; на фиг. 3 - блок управления; на фиг. 4а„б,в — блок-схема алгоритма работы блока управления,, на фиг. 9 - формирователь задержки. гз

Устройство содержит вход 1, блок

2 опорных напряжений, элемент И-ИЛИ 3, первый регистр 4, переключатель 5, дешифратор 6, третий регистр 7, регистр 8 сдвига, блок 9 ввода-вывода, выход 10 устройства, формирователь

11 импульса, узел 12 сравнения, первый блок 13 памяти, преобразователь

14 кода, второй регистр 15, второй блок 16 памяти, блок 17 управления, блок 18 терминалов, фотосчитывающий механизм 19, дисплей 20, алфавитноцифровую клавиатуру 21, вывод 22 преобразователя кода, первый 23 и второй 24 входы преобразователя кода, сумматор 25 по модулю два, шест1 надцатиразрядный регистр 26 сдвига с обратными связями, генератор 27 тактовых импульсов, узел 28 сравнения, счетчик 29, управляющий автомат 30, счетчик 31, коммутатор 32, элемент

ИЛИ 33, коммутатор 34, дешифратор 35, коммутатор 36, дешифратор 37, узел 38 памяти, элемент ИЛИ 39, регистр 40, элемент И 41, триггер 42, счетчики

43 и 44, регистры 45 и 46, счетчик

47, триггер 48, формирователь 49 задержки, узлы 50 и 51 сравнения, входы .52-54 условий управляющего авто55 мата, выход 55 числа управляющего автомата, выход 56 импульса сопровождения, вход 57 импульсов синхронизации, входы 58-61 условий управляющего автомата, управляющие выходы 62 и 63, выходы 64 и 65.

Блок 2 опорных напряжений преднаэначен для формирования уровней выходных сигналов, элемент И-ИЛИ 3 - для коммутации информации, поступающей со входа 1 устройства или из регистра 4, который используется как буферный.

Переключатели 5 коммутируют опорное напряжение или на формирователь

11, или на схему 12 сравнения.

Дешифраторы 6 предназначены для управления работой переключателей 5, регистр 7 - для хранения информации о распределении каналов на входные и выходные. Регистр 8 сдвига используется для запоминания информации, поступающей со входа 1 устройства, для записи программы проверки в блок !

3 памяти и считывания результатов контроля иэ блока 16 памяти, блок 9 ввода-вывода - для сопряжения с блоком 18 терминалов, Формирователи 11 предназначены для усиления по мощности выходных сигналов устройства, узел 12 сравнения - для.сравнения уровней входных сигналов с уровнем опорного напряжения, блок 13 памяти - для хранения программы проверки.

Преобразователь 14 кода предназначен для преобразования импульсной последовательности, поступающей со входа 1 устройства, в ключевые коды (сигнатуры).

Регистр 15 используется для хранения команд управления.

Блок 16,памяти предназначен для хранения ответных сигналов, поступаю.щих от проверяемого блока, блок 17 управления - для организации управления режимами работы устройства, блок 18 терминалов - для отображения информации и ввода исходных данных в устройство.

Генератор 27 тактовых импульсов предназначен для формирования импуль-. сов синхронизации.

Узел 28 сравнения предназначен для сравнения кодов, поступающих со .счетчика 47 и из регистра 15, счетчик 29 - для подсчета первых трех байтов в сообщении, управляющий автомат 30 - для выработки сигналов, управляющих работой устройства, счетчик 31 - для определения состояния автомата и формирования кодов адресов на адресные входы коммутато.

9 96082 ров 34 и 36, дешифраторов 35 и 37 и узла 38 памяти.

Коммутатор 32 используется для формирования сигналов, разрешающих запись кода в счетчик 31. 5

Элемент ИЛИ 33 предназначен для формирования сигнала обращения к уз-. лу 38 памяти, коммутатор 34 — для управления по стробирующему входу дешифратором 35, формирования сигна- 1О лов обращения к узлу 38 памяти сигнала, разрешающего переход счетчика

31 в новое состояние по импульсу синхронизации, дешифратор 35 - для формирования выходных управляющих сиг- ts налов автомата.

Коммутатор 36 управляет по стробирующему входу дешифратором 37, который применяется для формирования выходных сигналов автомата, используе- р0 мых для управления ОЗУ 13 и 16, а также для выдачи служебных байтов в блок 9 ввода-вывода.

Узел 38 памяти хранит необходимые коды адресов переходов счетчика 31, zs коды, определяющие сигналы управления

ОЗУ 13 и 16, коды служебных байтов.

Элемент ИЛИ 39 предназначен для формирования сигнала, разрешающего переход счетчика 31 в новое состоя- з0 ние при подаче на. его счетный вход импульса, регистр 40 — для запоминания кода, определяющего управляющие сигналы на выходах 63 автомата, и формирования сигнала, запрещающего работу коммутатора 34 во время формирования сигналов на выходах 63.

Элемент И 41 используется для формирования сигнала сопровождения служебного байта.

Триггер 42 формирует сигнал, разрешающий запись импульсной последовательности в преобразователь 14 кода или в регистр 8 сдвига.

Счетчик 43 предназначен для отсче.та восьми импульсов сдвига, управляющих работой регистра 8 сдвига, счетчик 44 — для подсчета количества байтов в сообщении, поступающем от блока 18 терминалов.

Регистр 45 предназначен для хранения количества байтов в сообщении, регистр 46 — для хранения количества наборов в тест-программе, счетчик 47для формирования адреса ОЗУ 13 и 16.

Триггер 48 управляет работой we-.

55 мента И-ИЛИ 3.

Формирователь 49 задержки предназначен для формирования задержки сиг5 10 нала стробирования узла 12 сравнения, узел 50 сравнения - для сравнения кодов, записанных в счетчике 44 и регистре 45, узел 51 сравнения — для сравнения кодов, записанных в счетчике 47 и регистре 46.

Устройство работает следующим образом.

С алфавитно-цифровой клавиатуры

21 через блок 9 ввода-вывода на блок

17 управления подается команда, по которой последний разрешает ввод информационных сообщений от фотосчитывающего механизма 19 через блок 9 ввода-вывода в регистры 4 и 15. Каждое сообщение состоит из трех служебных и нескольких информационных байтов, количество информационных байтов определяется числом и выходных каналов устройства и равно И /К . Под каналом понимаются выходы 10 устройства, к которым подключаются контакты контролируемого узла независимо от того, являются они входными или выходными. (На фиг. 1 показаны только

2 выходных канала устройства). Всли устройство строится на и каналов, то в нем должно быть по и выходов

10 формирователей 11, переключателей

5, узлов 12 сравнения, дешифраторов

6, блоков 13 и 16 памяти. Должно быть также по и разрядов в регистрах 7 и

8. При контроле логического узла каждая иэ его клемм входов-выходов подключается к одному из выходов 10 устройства.

Первый из служебных байтов определяет режим работы устройства, второйномер набора, на котором необходимо произвести останов устройства, третий - величину задержки записи ответных сигналов проверяемого блока.

Устройство работает в режимах коммутации входов-выходов, проверки коммутации, подачи на проверяемый блок и приема от него логических сигналов в одноразовом и циклическом режимах, останова по номеру набора, измерения задержки логических сигналов и диагностики неисправных элементов.

Вначале поступают служебные байты, которые записываются в регистр 15 и являются исходными данными для блока

17 управления для определения режима работы устройства. Затем поступает и/8 байтов программы коммутации, определяющих какие из каналов устройства входные, а какие выходные. Каждый из этих n/8 байтов программы ком9608

11 мутации по команде, поступающей из блока 17 управления, записывается в регистр 4, а затем блок 17 управления вырабатывает восемь импульсов сдвига и сдвигает принятый байт из регистра 4 в регистр 8 сдвига через элемент И-ИЛИ 3, управляемый блоком

17 управления. При этом регистр 4 освобождается для принятия следующего байта. 1О

После приема всех байтов программы коммутации содержимое регистра 8 сдвига переписывается в соот вет ствующие разряды регистра 7. Состояние каждого разряда регистра 7 определя- 15 ет режим соответствующего канала устройства на все время работы с контролируемым узлом. Если разряд регистра

7 находится в состоянии "1", то данный канал - выход. При этом на дешиф- 2о ратор 6 поступает сигнал, разрешающий прохождение сигналов из блока 13 памяти на переключатель 5. Если разряд регистра 7 находится в состоянии "0"

У то канал является входом и сигнал 2s блока 13 памяти не проходит через дешифратор 6.

Основной режим работы устройстваподача на контролируемый узел и прием от него логических сигналов, т. е. зв режим тестовой проверки.

Прием сообщений происходит следующим образом.

По поступлению первого байта сообщения блок 17 управления записывает его в регистр 15. Этот байт определя ет режим работы устройства. Второй и третий байты могут отсутствовать в сообщении. Наличие второго байта означает режим останова по номеру, т. е.4 останов устройства в определенном месте программы проверки. Присутствие третьего байта означает режим измерения задержки сигналов в контролируемом блоке. Прием информационных байтов теста аналогичен приему в режиме коммутации. После записи всего информационного сообщения об одном тесте в регистр 8 сдвига блок 17

1 управления вырабатывает команду, по которой содержимое разрядов регистра 8 сдвига переписывается в блок 13 памяти соответствующих каналов. Причем информация о первом наборе записывается в блок 13 памяти по первому адре55 су, информация о втором наборе по второму адресу и т. д. Адрес для блока

13 памяти формирует блок 17 управления. Количество сообщений, принимаемое

25 12 блоком 9 ввода-вывода в режиме тестового контроля, определяется длиной теста, т. е. количеством наборов информации, подаваемой на вход контролируемого узла. Под набором понимается период времени, в течение которого выходные сигналы устройства, поступающие на вход контролируемого узла, остаются неизменными. Тест строится таким образом, что в блок 13 памяти каналов, закоммутированных как выходные, записываются стимулирующие сигналы, подаваемые на вход контролируемого блока, а в блоке 16 памяти каналов, закоммутированных как входные, записывается информация об ответных сигналах, которые должны поступить от контролируемого блока.

После приема всех наборов теста блок 17 управления запоминает количество принятых наборов и считывает информацию из блока 13 памяти, начиная с первого адреса. Выходной сигнал блока 13 памяти поступает на вход дешифратора 6 и, в зависимости от состояния разряда в регистре 7, формирует на выходе дешифратора 6 стимулирующий сигнал, поступающий на вход переключателя 5. Источник 2 опорных напряжений вырабатывает опорные уровни логических "0" и "1", которые необходимо подавать на входы контролируемого узла в зависимости от той элементной базы, на которой построен контролируемый узел. Если канал является выходом устройства, дешифратор 6 управляет переключателем 5 таким образом, что эти опорные уровни на формирователе 11 преобразуются в логические сигналы с необходимыми значениями "0" и "1", поступаемые на выход 10 устройства. Если канал является входом устройства, дешифратор 6 запрещает передачу логических уровней на формирователь 11, и он является нейтральным по отношению к выходу 10, а уровни логических "О." и "1" поступают на вход.

При последовательном чтении из блока 13 памяти на выходах 10 устрой ства формируется последовательность логических сигналов, поступающих на входные контакты контролируемого бло, ка. В ответ на стимулирующие сигналы на выходных контактах контролируемого блока появляются сигналы, значения которых необходимо проверять. Эти сигналы поступают с выходов 10 устройства на входы узлов 12 сравнения, где происходит проверка ответного сигнала

960825

13 с уровнем логической "1" или "0" в зависимости от ожидаемого значения ответного сигнала, записанного в блок

13 памяти. При несоответствии ответных сигналов заданным уровням логической

"1" или "0", а также при их неравенстве ответным сигналам, записанным в блоке 13 памяти, узел 12 сравнения вырабатывает сигнал ошибки, который записывается в блок 16 памяти по тому 16 же адресу, по которому происходит считывание стимулирующих сигналов из блока 13 памяти. Адрес обоих блоков памяти определяется блоком 17 управления. 1$

После чтения блоком 13 по последнему адресу, величина которого равна количеству принятых кадров информации, блок 17 управления в зависимости от служебного байта или прекращает чте- 20 ние блока 13 памяти, или, если задан циклический режим, начинает чтение его с первого адреса, чем обеспечивается формирование очередного цикла подачи стимулирующих сигналов. 2$

Если служебным байтом устройству задана одноразовая проверка, то после прохождения одного цикла устройство переходит к передаче результатов проверки на дисплей 20 блока 18 зр терминалов. При этом блок 17 управления начинает чтение блока 16 памяти с первого адреса. Выходные числа блока 16 памяти переписываются в регистр 8 сдвига, а затем по команде блока 17 управления сдвигаются из него побайтно в регистр 4 и через блок 9 ввода-вывода поступают для отображения на дисплее 20. Вместо дисплея 20 может быть подключено печатающее устройство, для распечатки результатов контроля или ЭВИ для распечатки результатов контроля или

ЭВИ для дальнейшей их обработки.

Если при проверке в контролируемом блоке обнаружены несоответствия ответных сигналов заданным, в блок 16 памяти записываются ошибки в соответствующих адресах. Эти ошибки отображаются на дисплее с указанием

„$0 номера набора и канала, что дает возможность, пользуясь диагностическими словарями, определять характер неисправности.

Одноразовая проверка используется, если необходимо определить исправен или не исправен контролируемый блок и выявить ошибки в сигналах на его выходных контактах.!

Циклический режим применяется, если необходимо произвести диагностику контролируемого блока. Для локалиэа. ции неисправности, т. е. определения вышедшего из строя элемента, например микросхемы, используется вход 1 устройства. Этот вход, а точнее щуп, имеющийся в реальном устройстве, можно подключить к любой точке схемы контро-. лируемого блока. На вход 1 устройства с проверяемого блока поступает последовательность логических сигналов, которая в режиме диагностики может записываться в регистр 8 сдвига или в преобразователь 14 кода. Информационные сигналы поступают на вход 23 преобразователя кода, а импульсь1 сдвига — на вход 24. С выходов седьмого, девятого, двенадцатого и шестнадцатого разрядов регистра 26 на входы сумматора 25 по модулю два заводятся обратные связи. 3а счет этого в сумматоре 25 происходит сложение по модулю два информационной последовательности поступающей на вход 23 преобразователя 14, и чисел, записанных в этих разрядах. Так как регистр 8 сдвига является более быстродействующим, чем регистр 26 сдвига с обратными связями, то при записи логических сигналов с входа 1 с частотой, равной тактовой частоте стимулирующих сигналов на выходах 10, используется преобразователь 14 хода, а при записи с более высокой частотой - регистр 8. Выбор осуществляет блок 17 управления эа счет перевода его в соответствующий режим внешними переключателями (на фиг. 1 не показаны).

Если выбрана запись в регистр 8 сдвига, то при нажатии кнопки на щупе, годключаемом к входу 1 устройства, на блок 17 управления поступает команда, по которой он разрешает запись логических сигналов с входа 1 устройства через элемент И-ИЛИ 3 в регистр 8 сдвига..Период, в течение которого информация записывается в регистр 8 сдвига, выбирается в промежутке между подачей первого и последнего набора стимулирующих сигналов, т. е. во время, когда в контролируемом узле формируются ответные сигналы не только на его выходах, но и в других точках схемы. После выдачи последнего набора теста блок 17 управления начинает побайтно переписывать принятую информацию из регист ра 8 сдвига в регистр 4 и ее переда15 960825 16" чу через блок 9 ввода-вывода на дис- В режиме останова по номеру набора плей 20, где эта информация отобража- при приеме теста в регистр 15 запиется в виде временной диаграммы, на- сывается первый служебный байт, оп-

6людая которую можно, сравнивая ее ределяющий этот режим, и второй слус эталонной, определять характер не- $ жебный байт, определяющий номер набоисправйости. Если к блоку 9 ввода- ра, на котором необходимо произвести вывода подключена ЭВИ, эту информа- останов. Устройство в этом режиме нацию можно обработать, получив, на- чинает работать так, как и в режиме пример, из нее сигнатуру и сравнив тестовой проверки. Однако, когда знаее с эталонной, определить место не- 16 чение кода адреса блока 3 памяти, исправности в контролируемом блоке. который формирует блок 17 управления, Если блок 17 управления переведен становится равным коду во втором слув режим, при котором логическая по- жебном байте регистра 15, опрос блока следовательность должна записываться 13 памяти прекращается и происходит в преобразователь 14 кода устройство 1$ останов устройства на заданном набоработает следующим образом, ре. При этом на выходах 10 устройства

Блок 17 управления запрещает про- появляются неизменные логические сигхождение сигналов с входа 1 через налы, которые подаются на входы контэлемент И-ИЛИ 3 и разрешает их запись ролируемого блока. Результаты контроля в регистр 26 сдвига с обратными свя- 20 записываются в блок 16 памяти и перезями с тактовой частотой стимулирую- даются на блок 18 терминалов так, как щих сигналов на входах 10 устройства.. и в режиме тестовой проверки, с той

По окончании одного цикла, во время разницей, что передаются результаты которого поданы все наборы стимулиру- проверки только по набору, на котором ющих сигналов на контролируемый блок, 2$ произошел останов. Для перехода к а в регистр 26 записывается импульс- проверке на следующем наборе в регистр ная последовательность с входа 1 уст- 15 с алфавитно-цифровой клавиатуры 21 ройства, в регистре 26 остается шест- нужно записать код очередного номера надцатиразрядное число, представляю- кадра, на котором необходимо сделать щее собой ключевой код (сигнатуру). эр останов.

После этого по команде блока 17 уп- Режим проверки коммутации следует равления эти шестнадцать разрядов после режима коммутации и необходим, информации с преобразователя 14 ко- как контрольный режим. При режимах. дов в виде четырех 4-разрядных слов коммутации и проверки коммутации контпередаются через регистр 4 и блок 9 ролируемый блок к устройству не подввода-вывода в блок 18 терминалов, ключается. В режиме проверки коммутагде отображаются на дисплее 20 в ви- ции в регистр 15 записывается первый де четырехзначного слова сигнатуры. служебный байт, определяющий этот реНаблюдая сигнатуру на дисплее и срав- жим. В качестве теста на вход устройнивая с эталонными в диагностическом ства передается набор из n/8 байтов, словаре, определяют неисправные эле- во всех разрядах которых записаны менты, например микросхемы контро- единицы. Как и в режиме тестовой пролируемого блока. При этом неисправной верки, этот кадр записывается по перявляется та микросхема, в которой вому адресу в блок 13 памяти и передасигнатура на входе соответствует эта- ется на выходы 10 устройства. При лонной, а на выходе нет. При необхо- этом логические единицы появляются димости проверки времени появления на выходах тех каналов, котоыре закомответственного сигнала на выходе мутированы как выходные,,а на выходах контролируемого блока по отношению к 10 входных каналов логические нули. входным сигналам, в третьем байте каж- Выходные логические сигналы с выдого сообщения содержитс код величи- ходов 10 устройства поступают на вхоны задержки записи ответных сигналов ды узла 12 сравнения и сравниваются контролируемого блока. Записанный в с сигналами на выходе переключателя регистр 15 этот код определяет в бло- 5, а результаты сравнения записываются ке 17 управления время задержки сиг- в блок 16 памяти по первому адресу. .$$ нала стробирования узла 12 сравнения После этого результат проверки компо отношению ко времени появления сти-, мутации переписывается из блока 16 мулирующих сигналов на выходах 10 памяти в регистр 8 и побайтно переустройства. дается в блок 18 терминалов, чтобы

9608

17 можно было убедиться в правильности коммутации и исключить ложные ошибки за счет неправильной коммутации при проверке контролируемых блоков.

Блок 17 управления работает следующим образом.

До начала обмена все счетчики,,регистры, триггеры, входящие в состав блока 17 управления, находятся в нулевом состоянии. 1Е

При поступлении информации от блока 18 терминалов блок 9 ввода-вывода передает команду начала обмена на вход 53 условий управляющего автомата 30, которая поступае1 на первый 15 информационный вход коммутатора 34.

При наличии команды начала обмена на входе коммутатора 34 на его выходе

65 формируется сигнал, разрешающий через элемент ИЛИ 39 переход счетчи- 2о ка 31 по тактовому импульсу в очередное состояние, при котором производится анализ поступившего байта по признаку: служебный он или информационный (блок Сl, фиг. 40). Счетчик 29 под"И считывает первые три байта в каждом сообщении, Если байт является служебным, счетчик 31 переводит автомат 30 в состояние анализа условий, поступающих из Зв счетчика 29 (блок 0 2,. фиг. 40). Если служебный байт является первым, управляющий автомат 30 производит запись в первую группу разрядов регистра 15 (блок 0 3, фиг. 40), если вторым - во вторую группу (блок F 2, фиг. 4a) если третьим - в третью группу (блок 6 2, фиг. 4с1). После записи каждого служебного байта автомат возвращается в состояние анализа характера принимаемого байта (блок Сl, фиг. 4О). Если принимаемый байт не является служебным, на выходах 62 появляются последовательно сигналы записи байта в регистр 4 (блок 0 1, фиг. 4с1), сигнал, разрешающий отсчет счетчиком

43 восьми импульсов для сдвига принятого байта из регистра 4 в регистр 8 (блок Е 1, фиг. 4с1), и к состоянию счетчика 44 прибавляется единица (блок F 1, фиг. 44).

При анализе первого служебного бай. та на наличие признака конца набора (блок 6 1, фиг. 4 ), если этот признак поступает с выхода регистра 15 на вход 54 управляющего автомата 30;

И управляющий автомат переходит в очередное состояние. Если этого признака нет, на выходе 65 коммутатора 34

25 18 появляется запрет на формирование управляющих сигналов дешифратором

35 и переход счетчика 31 в следующее состояние, а:.на выходе 64 коммутатора 34 появляется сигнал, который через элемент ИЛИ 33 опрашивает узел

38 памяти. Число с выхода узла 38 памяти поступает на вход счетчика 31, а сигнал "Сопровождение числа" с второго выхода узла 38 памяти через коммутатор 32 поступает на управляющий вход счетчика 3l и разрешает запись числа в счетчик 31. Записанное число определяет адрес перехода(в данном случае из состояния Б1 в состояние 0 1, фиг. 4с ). По приходу признака конца набора счетчик 31 переводит управляющий автомат 30 в состояние анализа первого служебного байта. Если в нем присутствует признак режима коммутации, с выхода 62 управляющего автомата 30 поступает сигнал записи программы коммутации из. регистра 8 сдвига в регистр 7.

Далее блок 17 управления переходит в состояние приема следующего набора информации от блока 18 терминалов (из состояния Н2 в состояние

Bl, фиг. 4с1). По приему следующих наборов в регистр 8 сдвига каждый раз производится анализ первого служебного байта (блок Нl, фиг. 4О).

Если первым служебным байтом задан не режим коммутации, информация из регистра 8 сдвига переписывается в

ОЗУ 13 (блок 3 1, фиг. 4a), управляющие сигналы на ОЗУ 13 поступают с . выхода 63 управляющего автомата 30.

В следующем состоянии автомат определяет какой набор тест-программы принят от блока,18 терминалов. При этом, если в первом служебном байте нет признака последнего набора, к состоянию счетчика 47 прибавляется единица (блок 32„ фиг. 40), При поступлении признака последнего набора под управлением сигнала с выхода

62 управляющего автомата 30 произво дится запись в регистр 46 числа из счетчика 47 (блок Kl, фиг. 4с1), затем перевод счетчика 47 в нулевое состояние (блок В2, фиг. 4о). .На входы условий управляющего автомата 30 поступает сигнал от тумблера (не показан), который определяет режим сигнатурного анализа. При наличии этого сигнала с выхода 62 управляющего автомата 30 формируется сигнал, по которому триггер 48 уста19 96082 навливается в состояние, при котором информация с входа 1 устройства через схему И-ИЛИ 3 поступает на преоб; разователь 14 кода (блоки С2, С1, фиг; Щ . При отсутствии признака триггер 48 устанавливается в противоположное состояние, при котором инФормация с входа 1 устройства поступает на вход регистра 8 сдвига через элемент И-ИЛИ 3 (блоки. С2, С3, фиг. 4b)ы

После определения режима сигнатурного анализа управляющий автомат 30 переходит в состояние анализа сигнала (блок 02, фиг. 48), поступающего от кнопки, установленной на щупе, под- 1$ ключенном к входу 1 устройства. При наличии этого сигнала, поступающего на вход условий управления автомата

30, на выходах 62 формируются сигналы начала и конца записи (блоки Е2, К1, рр фиг. 4ГГ которые поступают на триггер 42, формирующий. сигнал, который разрешает запись информации, поступающей с входа 1 устройства. Если сигнал от кнопки отсутствует, сигналы нача- 2s ла и конца записи не формируются.

Далее производится считывание из блока 13 памяти наборов. тест-программы и запись в блок 16 памяти ошибок .ответных сигналов от проверяемого ЗЕ устройства. Для этого с выхода дешифратора 35 поступает сигнал обращения к узлу 38 памяти через элемент ИЛИ

33, одновременно запрещается прохождение сигнала сопровождения числа от узл- 38 памяти на вход счетчика 31 через коммутатор 32, а считанное числс записывается в регистр 40, и определяется режим работы блоков 13 и 16 памяти. Информация последнего разря- 46 да регистра 40 запрещает работу коммутатора 34, а через элемент ИЛИ 39 разрешает переход счетчика 31 в следующее состояние. Информация из регистра 40 поступает на информационные входы коммутатора 36, который управляет работой дешифратора 37. Выходные сигналы дешифратора 37 управляют работой блоков 13 и 16 памяти, После считывания из блока 13 па50 мяти и записи в блок 16 памяти узел

51 сравнения сравнивает состояние счетчика 47 и регистра 46 (блок 62, Фиг. 48). Если содержимое счетчика

47 не равно содержимому регистра 46, к состоянию счетчика 47 прибавляется .

55 единица (блок С3, фиг. М), т. е. изменяется адрес блоков 13 и 16 памяти.

Далее анализируется первый служебный

5 20 байт на наличие признака режима ос танова по номеру набора. Если этого признака нет, автомат переходит в состояние выдачи следующего набора на проверяемое устройство (блок F2 фиг. 46). При наличии признака режима останова по номеру набора узел 28 сравнения сравнивает код счетчика 47 с кодом второго служебного байта, за писанного в регистр 15 (блок 33, фиг. 46) . Если состояние счетчика 47 и регистра 15 (вторая группа разрядов} не равны, управляющий автомат

30 переходит в состояние, при котором на проверяемое устройство выда- ется следующий набор тест-программы.

При равенстве содержимого счетчика

47 и регистра 15 выдача следующих кадров тест-программы производится после нажатия кнопки "Пуск" (блок 3 3, Фиг. 4о).

При равенстве состояний счетчика

47 и регистра 46 (блок 62, Фиг. 46), что означает выдачу на проверяемое устройство всей тест-программы, управляющий автомат 30 выдает сигнал конца записи (блок Н1, фиг. 4о) и переходит к анализу первого служебного байта на наличие в нем признака циклической йередачи. Если этого признака нет, управляющий автомат 30 переходит в состояние вывода информации на блок

18 терминалов (блокЗ2, Фиг. М; блок В2, фиг. 44). При наличии признака сигнатурного анализа управляющий автомат 30 также переходит к выводу информации. Отсутствие признака сигнатурного анализа переводит управляющий автомат 30 в состояние анализа условия "Конец цикла". Если признака "Конец цикла" нет, авто- . мат переходит s состояние выдачи тестпрограммы с начала (блок В2, Фиг. N).

Формирователь 49 задержки (фиг. 5) представляет собой линию задержки с выводами с различными значениями времени задержки сигнала (в реальном устройстве 50-16 0 нс с дискретностью 50 нс). Эти выводы линии задержки соединены с информационными входами мультиплексора, с выхода которого задержанный сигнал поступает на вход стробирования узла l2 сравнения. Вы-. бор времени задержки сигнала стробирования определяет код, поступающий с выхода регистра 15 на адресные входы мультиплексора.

После всех режимов работы (тестовой передачи, циклической или получе5 22 наловили управляющий автомат 30 передает в блок 9 ввода-вывода Сигнал "Конец передачи".

Передача информации при режимах сигнатурного анализа производится аналогичным образом. Особенность заключается в том, что в преобразователе 14 кода хранится два байта информации. Поэтому в этом режиме в регистр 45 (в котором хранится информация о количестве байтов) записывается код 2 (блок Еl, фиг. 48) и команда

"Конец передачи" передается после выдачи двух информационных байтов (блок

Jl, фиг. М).

В режиме, когда информационная последовательность с входа 1 устройства записывается в регистр 8 сдвига, в регистр 45 заносится число N = n/8, где n - число разрядов регистра 8 сдвига (блок Е2, фиг. 48).

После передачи команды "Конец передачи" все устройство переводится в исходное состояние (блок А1, фиг. 4С1).

Предлагаемое устройство благодаря введению. в его состав новых узлов и связей обеспечивает работу в цикличес- ком режиме, что расширяет его функциональные возможности, так как обеспечивается проверка контролируемых блоков в динамическом режиме, и на их входы можно подавать стимулирующие сигналы с достаточно высокой частотой, обеспечиваемой считыванием ин.формации из блока 13 памяти, При этом частота подачи стимулирующих сигна,лов не определяется скоростью ввода теста из блока терминалов и временем, необходимым для отображения результатов контроля на индикаторах. Циклический режим проверки контролируемых блоков позволяет наблюдать осциллограммы сигналов контролируемого блока на экране осциллографа, что облегчает диагностику неисправностей. Кроме того, возможна диагностика с его помощью неисправностей в контрогируемом блоке за счет контроля логических последовательностей в произвольной точке схемы контролируемого блока и определения ключевых кодов - сигнатур этих последовательностей. Это позволяет повысить точность локализации неисправности в проверяемом узле.

21 96082 ния сигнатур) управляющий автомат 30 переходит в состояние передачи полученной в результате работы контрольной информации в блок 18 терминалов для отображения на дисплее; для печати или для отображения ЦВИ (фиг. 44).

Так как информация, полученная в разных режимах работы, различная, управляющий автомат 30 определяет режим, при котором получена эта инфор- 10 мация (блок В2, фиг.. 44). Для идентификации информации, полученной при различных режимах работы устройства, в блок 18 терминалов через блок 9 ввода-вывода передаются служебные 1S байты (блоки С1, С2,, С3, фиг. 44), различные для каждого режима работы устройства.

Далее, если режим работы - тестовый контроль, производится сброс счет-1В чиков 44 и 47 (блок 03 фиг. 48). Счетчик 44 подсчитывает количество байтов, принятых от блока 18 терминалов.

Счетчик 47 определяет адрес блока 13 памяти и подсчитывает количество. на- 2S боров, принятых от блока 18 терминалов.

После этого управляющий автомат

30 начинает вы 1авать сигналы управления считыванием блока 16 памяти и щ переписывает из блока 16 памяти в регистр 8 сдвига набор информации (блок Е3, Фиг. 44), сдвигает побайтно информацию из регистра 8 сдвига в регистр 4 (блок F3, фиг, 48) и передает через, блок 9 ввода-вывода в блок 18 терминалов (блок G3, фиг. М)

К состоянию счетчика с передачей каждого байта добавляется единица (блок Н3, Фиг. М) и сравнивается со- <в стояние счетчика 44 и регистра 45, если они не равны (блок 33, фиг. 44), управляющий автомат 30 переходит в состояние передачи следующего байта (блок F3, Фиг. 4В). Равенство состояний счетчика 44 и регистра 45 свидетельствует о том,. что вся информация данного теста передана. Количество переданных наборов контролируется блоком 51 сравнения (блок 33, фиг. 44)

После передачи каждого набора к. состоянию счетчика 47 добавляется единица и управляющий автомат переходит в состояние управления передачей следующего набора (блок Е3, фиг. 48).

Равенство состояний счетчика 47 и регистра 46, определяемое узлом 51 сравнения, означает, что все наборы информации переданы в блок 18 терми

Формула изобретения

1. Устройство для контроля и диагностики логических узлов, содержащее

23 960825 24 . блок терминалов, блок ввода-вывода, дом .первого регистра, первый вход котри регистра, блок опорных напряжений, торого соединен с выходом регистра каналы по числу контактов проверяемо- сдвига, второй вход первого регистра го узла, каждый канал содержит дешиф- соединен с выходом блока преобразоваратор, переключатель, .узел сравнения, $ ния импульсного сигнала в сигнатуру, формирователь импульса; причем .выход выход второго регистра — с первым блока терминалов соединен с.первым входом блока управления, третий вывходом блока ввода-вывода, первый ход которого соединен с вторым входом выход которого соединен с входом блока .элемента И-ИЛИ, третий вход блока ввотерминалов, второй вход блока ввода- 10 да-вывода - с второй группой выходов вывода соединен с первым выходом пер- блока управления, третья группа вывого регистра, второй выход блока ходов которого соединена с вторым ввода-вывода .- с входом второго реги- входом блока преобразования кода, втостра и вторым входом первого регист- рой вход блока управления соединен с ра, выходы третьего регистра - со- И выходом второго регистра. ответственно с управляющими входами 2. Устройство по и. 1, о т л и дешифраторов, выходы которых соеди- ч а ю щ е е с я тем, что блок упнены соответственно с первыми входами равления содержит три узла сравнения, переключателей, вторые входы которых пятb счетчиков, три коммутатора, два соединены с выходом блока опорных 20 элемента ИЛИ, два дешифратора, узел напряжений, первые выходы переключа- памяти, три регистра, элемент И, два телей соединены соответственно с пер- триггера, элемент. задержки, генератор выми информационными входами узлов импульсов, причем первый вход блока

Сравнения, вторые информационные соединен с управляющим входом элеменвходы которых соединены соответствен- 25 та задержки, с первым входом первого но с выходными контактами проверяемо- узла сравнения и с первым информационго узла, входные контакты которого ным входом первого коммутатора, первый соединены соответственно с выходами управляющий вход которого соединен с формирователей, входы которых. сое- выходом первого узла сравнения, втодинены соответственно с вторыми вы- З0 рой вход которого соединен с выходом ходами переключателей, о т л и ч а - первого счетчика, с информационным ю щ е е с я тем,, что,,с целью увели- входом первого регистра, с первым hxoчения точности локализации неисправ- дом второго узла сравнения, второй. ностей, в него введен элемент И-ИЛИ, вход которого является первым инфоррегистр сдвига, блок управления, пре- мационным выходом первой группы выхообразователь импульсного сигнала в дов блока, второй вход которого соесигнатуру,, два блока памяти, причем динен с вторым информационным входом управляющий вход регистра сдвига со- первого коммутатора и со счетным вхоединен с первым выходом блока управ- дом второго счетчика, выход которого ления, второй выход которого соединен соединен с вторым управляющим входом с управляющими входами узлов сравне- первого коммутатора, третий информания, первая группа выходов блока уп- ционный вход которого соединен с равления соединена с управляющими выходом третьего счетчика, с первым входами первого и второго блока памя- входом первого дешифратора, с первым ти выходы первого блока памяти сое- информационным входом второго коммуь

4S динены соответственно. с информацион- татора, с первым входом второго дешифными входами дешифраторов, выходы ратора, с информационным входом узвторого блока памяти — с группой ин- ла памяти, управляющий вход которого формационных входов регистра сдвига, соединен с выходом первого элемента выходы которого соединены с входами ИЛИ, первый вход которого соединен с

$0 третьего регистра и с информационны- первым информационным входом третьего ми входами первого блока памяти, ин- коммутатора, с первым входом элеменформационный вход регистра сдвига со- та И, с первым управляющим входом втоединен с выходом элемента И-ИЛИ., пер- рого регистра, с выходом второго девый вход которого соединен с первым шифратора, с информационным входом входом блока преобразования импульс- элемента задержки, выход которого явS5 ного сигнала в сигнатуру и является ляется вторым выходом блока, .первый входом устройства, второй вход эле- выход которого соединен с выходом четмента .И-ИЛИ соединен с вторым выхо- вертого счетчика, управляющий вход

96 которого соединен с установочным входом первого триггера, со счетным входом пятого счетчика, с управляющим входом третьего регистра, с управляющим входом первого регистра, со счетным входом первого счетчика, с установочным входом второго триггера, с, выходом первого дешифратора, с вторым входом первого элемента ИЛИ, с вторым управляющим входом второго .регистра и является первым выходом блока второй группы выходов блока, второй выход второй группы выходов блока соединен с выходом элемента И, второй вход которого соединен с первым выходом узла памяти, с первым информационным входом второго регистра, с вторым информационным входом третьего коммутатора, выход которого соединен с первам управляющим входом третьего счетчика, второй управляющий вход которого соединен с выходом второго элемента ИЛИ, первый вход которого соединен с вторым входом первого дешифратора и с первым выходом первого коммутатора, второй выход которого соединен с третьим входом первого элемента ИЛИ, выход пятого счетчика соединен с информационным входом третьего регистра, с первым входом третьего узла сравнения, с четвертым информационным входом первого коммутатора, третий управляющий вход которого соединен с вторым входом второго элемечта ИЛИ и с первым выходом

0825 26 второго регистра, второй выход которого соединен с вторым информационным входом второго коммутатора, выход которого соединен с вторым входом второго дешифратора, второй информационный вход второго регистра соединен с вторым выходом узла памяти, с информационным входом третьего счетчика и является третьим выходом второй

11 группы выходов блока, третий выход которого соединен с выходом второго триггера, выход первого триггера явля- . ется первым выходом третьей группы выходов блока, второй выход третьей

И группы выходов которого соединен с синхровходом четв ртого счетчика, а выходом генератора импульсов, с синхровходом третьего счетчика, выход второго узла сравнения соединен с

2р четвертым управляющим входом первого коммутатора, пятый управляющий вход которого соединен с выходом третьего узла сравнения, второй вход которого соединен с выходом третьего регистра, 2s выход первого регистра соединен с вторым входом второго узла сравнения.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР зф " 551573, кл. G 01 R 31/02, 1977.

2. Авторское свидетельство СССР

N 651351, кл. G Об F 15/46, 1979.

3. Авторское свидетельство СССР

М 618742, кл. G Об F 11/04, 1978 (прототип).

9608R5

Составитель Н. Топорова

Редактор;.И. Николайчук Техред Т.Фанта Корректор Е, Рошко

Заказ 7285/60 Тираж 731 Подписное

8НИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4