Реверсивный регистр сдвига

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

<»960955 (61) Дополнительное к авт. свид-ву (22) Заявлено 180680 (21)2941589/18-24

Ф с присоединением заявки ¹ (51)M Кл з

G l l С 19/00

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет

Опубликовано 230982. Бюллетень ¹ 35

Дата опубликования описания 230982 (S3) УДК 681.327. . 66 (088. 8) (72) Авторы изобретения

П.П. Святный и М.В. Соловьев (71) Заявитель (54) РЕВЕРСИВНЫЙ РЕГИСТР СДВИГА

Изобретение относится к дискретной автоматике и вычислительной технике и может быть исйользовано при разработке арифметических устройств.

Известен реверсивный регистр сдвига, содержащий ячейки памяти, каждая из которых состоит из триггера, элемента И-ИЛИ-НЕ, и шины управления сдвигом вправо и влево (1).

Недостатком данного регистра является невысокое быстродействие при осуществлении сдвига информации на число разрядов больше одного.

Наиболее близким к изобретению по технической сущности является реверсивный регистр сдвига, который содержит ячейки памяти, два элемента задержки, два элемента ИЛИ, элемент И-ИЛИ, шины управления.Ячейка памяти состоит из триггера и элемента И-ИЛИ вЂ , выход которого подключен к одному из входов триггера данной ячейки памяти, первый вход элемента И-ИЛИ-НЕ каждой ячейки памяти соединен с выходом триггера предыдущей ячейки памяти, второй

-вход элемента И-ИЛИ-НЕ каждой ячейки памяти подключен к выходу триггера последующей ячейки памяти, выход элемента И-ИЛИ подключен к другому входу триггера каждой ячейки памяти, выходы элементов ИЛИ соединены с третьим и четвертым входами элемента И-ИЛИ-НЕ каждой ячейки памяти, первый и второй входы элемента И-ИЛИ подсоединены к первым выходам элементов задержки, входы которых соединены с шинами управления сдвигом, вторые выходы элементов задержки подключены соответственно к первым входам элементов ИЛИ, вторые входы которых соединены с третьим н четвертым входами элемента И-ИЛИ и шинами управления сдвигом (2).

15 Недостатком известного реверсивного регистра сдвига является низкое быстродействие при осуществлении ,сдвига информации на число разрядов больше одного, так как при сдвиге информации на N разрядов необходимо подать последовательно N управляющих сигналов.

Целью изобретения является повышение быстродействия устройства.

25 Поставленная цель достигается тем, что в реверсивный регистр сдвига, содержащий ячейки памяти, каждая из которых состоит из триггера и элемента И-ИЛИ-НЕ, выход KoToporo

30 соединен с первым входом триггера, 960955 первый и второй элементы задержки, входы которых соединены соответственно с шинами управления сдвигом вправо и влево, первый и второй элементы ИЛИ, первые входы которых соединены с первыми выходами элементов задержки, элемент И-ИЛИ, первый и второй входы которого соединены с вторыми выходами элементов задержки, третий вход элемента И-ИЛИ соединен с вторым входом первого элемента ИЛИ и с шиной управления сдвигом вправо, четвертый вход элемента И- ИЛИ соединен с вторым входом второго элемента ИЛИ и с шиной управления сдвигом влево, выход элемента И-ИЛИ соединен с вторыми входами триггеров ячеек памяти, выход триггера каждой ячейки памяти соединен с первым входом элемента

И-.ИЛИ-НЕ последующей ячейки памяти, и тактовые шины, введен дешифратор, входы которого соединены с тактовыми шинаМи, выходы дешифратора подключены к вторым, третьим, четвертым и пятым входам элементов

И-ИЛИ-НЕ ячеек памяти, шестые входы элементов И-ИЛИ-НЕ ячеек памяти соединены с выходом первого элемента

ИЛИ, выход второго элемента ИЛИ соединен с седьмыми входами элементов И-ИЛИ-НЕ ячеек памяти, выход триггера каждой ячейки памяти сое динен с восьмыми входами элементов

И-ИЛИ-НЕ ячеек памяти, кроме данной ячейки памяти.

На чертеже изображена функциональная схема предложенного устройства.

Устройство содержит ячейки 1 памяти, каждая из которых состоит из элемента И-ИЛИ-HE 2 и триггера 3, элементы ИЛИ 4 и 5, элемент И-ИЛИ б, элементы 7 и .8 задержки, дешифратор 9, шины 10 и 11 управления сдвигом вправо и влево, тактовые шины 12 и 13 °

Предложенный регистр сдвига работает следующим образом.

Сдвиг информации вправо (влево) в реверсивном регистре сдвига происходит по переднему фронту сигнала„ поступающего с выхода элемента

И-HIIH 6 при наличии разрешающего (логической единицы) сигнала с выхода элемента ИЛИ 5. Одновременное наличие разрешающего сигнала на выходах элементов ИЛИ 4 и ИЛИ 5 запрещено.

Для того, чтобы информация регистра не разрушалась по окончанию сдвига информации, необходимо чтобы сигнал с выхода элемента И-ИЛИ б оканчивался раньше, чем разрешающий сигнал на выходе элемента ИЛИ 4.

Сдвиг информации вправо (влево) на любое количество разрядов опреАналогично, при задании на шийах

12 и 13 кода 1001, 0010 и т.п., осуществляется сдвиг инФормации на десять, пять и т.п. разрядов.

Таким образом, введение дешифратора и новые связи между элементами регистра позволяет производить сдвиг информации в регистре на N раэрядов. Информация сдвигается на

N разрядов, минуя все промежуточные

N-1 разряды путем подачи управляющего кода и при поступлении одного импульсного сигнала на шины сдвига. б() Тем самым повышается быстродействие сдвига информации в N раз.

Использование изобретения также позволяет повысить коэффициент унификации изделия за счет исполь65 зования однотипных устройств для

45 деляется кодом, задаваемым на шинах

12 и. 13.

Первый вариант, когда на шинах

12 и,13 задан код 0000. При этом на первом выходе дешифратора 9 присутствует разрешающий сигнал, поступающий на вторую группу входов элемента И-ИЛИ-НЕ 2 каждой ячейки 1 памяти. На остальных выходах.деижф-. ратора 9 присутствует запрещающий (логический нуль) сигнал.

При поступлении импульсного сигна ла, например, по шине 10 передний фронт данного сигнала на выходах элемента 7 задержки появлялся бы с задержкой времени „ и tg. На выходе элемента ИЛИ 4 передний фронт этого сигнала возникал бы без задержки, а на выходе элемента И-ИЛИ б — с задержкой t . По окончанию данного импульсного сигнала его задний фронт исчезает с задержкой времени t „,и t . На выходе элемента

И-ИЛИ б задний фронт такого сигнала исчезает без задержки, а на выходе элемента ИЛИ 4 — с задержкой, Аналогично происходит формирова-ние сигналов при поступлении импульсного сигнала по шине 11.

При задании на шинах 12 и 13 кода

0000 и при поступлении импульсного сигнала на шины 10 (11) информация с предыдущих (последующих) триггеров

3 через элементы ИЛИ-НЕ 2 переписывается в последующие (предыдущие) триггеры 3, что соответствует сдвигу информации в регистре вправо (влево) на один разряд.

При поступлении кода 0100 на шины 12 и 13 на третьем выходе дешифратора 9.присутствует разрешающий сигнал, поступающий на вторую группу входов элемента И-ИЛИ-HE 2 каждой ячейки памяти. При поступлении импульсного сигнала на шины 10 (11) информация в регистре запишется со сдвигом вправо (влево) на три разряда.

960955

Формула изобретения

ВНИИПИ Заказ 7298/66 Тираж 622 Подписное

Филиал ППП "Патент, r. Ужгор д, У

It о л.Проектная,4 осуществления сдвига информации на разное количество разрядов.

Реверсивный регистр сдвига, содержащий ячейки памяти, каждая из которых состоит из триггера и элемента И-ИЛИ-„НЕ, выход которого соединен с первым входом триггера, первый и второй элементы задержки, ° входы которых соединены соответственно с шинами управления сдвигом вправо и влево, первый и второй элементы ИЛИ, первые входы которых соединены с первыми выходами элементов задержки, элемент И-ИЛИ, первый и второй входы которого соединены с вторыми выходами элементов задержки, третий вход элемента Й-ИЛИ соединен с вторым входом первого элемента ИЛИ и с шиной управления .сдвигом вправо, четвертый вход элемента И-ИЛИ соединен с вторым входом второго элемента ИЛИ и с шиной управления сдвигом влево, выход элемента И-ИЛИ соединен с вторыми входами триггеров ячеек памяти, вы ход триггера каждой ячейки памяти соединен с первым входом элемента

И-ИЛИ-НЕ последующей ячейки памяти, и тактовые шины, о т л и ч а ю щ и йс я тем, что, с целью повышения быстродействия регистра, в него введен дешифратор, входы которого соединены с тактовыми шинами, выходы дешифратора подключены к вторым, третьим, четвертым и пятым входам элементов И-ИЛИ-НЕ ячеек памяти, шестые входы элементов И-ИЛИ-НЕ ячЕек памяти соединены с выходом первого элемента ИЛИ, выход второго элемента ИЛИ соединен с седьмыми

15 входами элементов И-ИЛИ-НЕ ячеек памяти, выход триггера каждой ячейки памяти соединен с восьмыми входами элементов И-ИЛИ-НЕ ячеек памяти, кроме данной ячейки памяти.

Источники информации, принятые во внимание при экспертизе

1. Справочник по цифровой вы° f числительной технике. Киев, Техника, 1974, с. 156-162.

2. Авторское свидетельство СССРпо заявке Р 2797343/24, кл. G 11 С 19/00.