Устройство для управления распределенной вычислительной системой

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (1)972509 (61) Дополнительное к авт, саид-ву(22) Заявлено 03,02.81 (2>) 3268650/18-24 с присоединением заявки ¹вЂ” (23) Приоритет Опубликовано 07.11 82,Бюллетень ¹ 41

Дата опубликования описания 07. 11. 82

Р1 М К з

G 06 F 9/22

Государственный комитет

СССР по делам изобретений и открытий (М УДК 681. 325 (088.8) (72) Авторы изобретения

A.Õ. Ганитулин, В.В. Мазаник и A.È. Шутилав

1 Ь, . -"

1 (",„ (71) Заявитель (54 ) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ РАСПРЕДЕЛЕННОЙ

ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМОЙ

Изобретение относится к вычислительной технике, в частности к устройствам управления распределенной вычислительной системой,. включающей узлы обработки информации и линии связи

Известно устройство для управления управляющей логической системой, содержащее групповые датчики-сигнализаторы, групповые запоминающие триггера, групповые клапаны подачи питания, подачи логических переменных и взаимного соединения логических схем, универсальный логический блок. Для сокращения числа линий связи в него введены групповые кла- паны передачи информации, входные и выходные линейные схемы ИЛИ и линейные реле. Устройство обеспечивает управление управляющей логической системой P1).

Недостатком устройства является низкое быстродействие.

Наиболее близким техническим решением к предлагаемому является устройство для распределения заданий процессорам, содержащее блок управления поиском и распределением, регистр готовности процессоров, процес соры, элементы или, и, регистр сдвига 2) .

Недостатком известного устройства является невозможность распределения заданий территориально разнесенным группам процессоров с учетом состояний процессоров и линий связи, а также маршрутов передачи данЦелью изобретения является расширение функциональных возможностей за счет управления распределением заданий территориально разнесенным группам процессоров с учетом состояний процессоров и линий связи, а также маршрутов передачи данных.

Поставленная цель достигается за счет назначения заданий, в первую очередь, на те узлы обработки, 20 время передачи данных на которые является минимальным. Это обеспЕчивает повышение пропускной способности распределенной вычислительной системы.

25 Поставленная, цель достигается тем, что в устройство для управления распределенной вычислительной системой,. содержащее блок угравления, регистр сдвига, первую группу элемен30 тов ИЛИ, первую и вторую группы бло972509 ков элементов И, регистры готовности, первые входы блоков элементов И первой группы соединены с выходами соответствующих регистров готовности„ нулевые входы которых соединены с входами готовности процессоров

-ycTpoAaTsa, выходы регистров готов,ности соединены с входами кода свободных процессоров блока управления, выходы регистра сдвига соединены с вторыми входами блоков элементов И 10 второй группы, выход отказа блока управления является выходом отказа устройства, выход управления сдвигом блока управления соединен с входом управления сдвигом регистра сдви-(5 га, разрешающие входы которого соединены с выходом приема блока управления, информационные входы регистра сдвига соединены с входами. кода числа необходимых процессоров устсО ройства, которые соединены с входамй. кода числа необходимых процессо- ров блока управления, введены регистр номера задания, регистр номера запрашивающего узла и (где и — число процессорс н регистров числа процес соров, Yl регистров маршрутов, пер-.;. вый и второй счетчики адресов, счетчиков занятых каналов (где число каналов), дешифратор узлов, блок памяти узлов, блок памяти маршрутов, с третьей по седьмую группы блоков элементов И, вторая группа элементов ИЛИ, первый, второй и третий элементы И, первый и второй эле менты ИЛИ, элементы НЕ, три блока Ç5 элементов И, причем нулевые выходы регистра сдвига соединены с входами первого элемента И, выход которого соединен с первыми входами блоков элементов И второй группы элемен- 40 тов, с входом. конца распрецеления блока управления и с:входом сброса первого счетчика адреса, счетный вход которого соединен с выходом просмотра узлов блока управления, 45 с входом пуска блока памяти узлов, вход обнуления которого соединен с выходом обнуления блока управления, выход первого счетчика адреса соединен с входом адреса блока памяти узлов, выход регистра номера з,апрашивающего узла соединен с первыми входами соответствующего блока элементов И третьей группы с входом адреса блока памяти маршрутов и блока памяти узлов, выход которого соединен с входом адреса блока памяти маршрутов и с входом дешифратора узлов, выходы которого соединены с первыми входами соответствующих блоков элементов И четвертой, пятой и шестой ® групп и с вторыми входами соответствующих блоков,элементов И первой группы, выкод разрешения распределения блока управления подключен к третьим входам блоков элементов И пер- 65 вой . группы, выходы которых соедине-. ны с соответствующими входами элементов ИЛИ первой Группы, выходы которых соединены с вторыми входами элементов И второй группы, выходы которых соединены с входами сброса регистра сдвига и с вторыми входами блоков элементов И пятой группы, выходы которых соединены с входами регистров числа процессоров и с единичными входами регистров готовности, выходы которых соединены с вторыми входами блоков элементов И четвертой группы, выходы которых соединены с входами первого Элемента ИЛИ, выход которого соединен с входом отсутствия процессоров блока управ— ления, выход просмотра маршрутов которого соединен со счетным входом второго счетчика адреса и с входом пуска блока памяти маршрутов, выход сброса маршрутов блока управления соединен с входом сброса второго счетчика адреса и обнуления с входом блока памяти маршрутов, нулевые выходы которого соединены с входами второго элемента И, выход которого соединен с соответствующим входом второго элемента ИЛИ и входом начала маршрутизации блока управления, выход второго счетчика адреса соединен с входом адреса блока памяти маршрутов, единичные выходы которого соединены с первыми входами блоков элементов К седьмой группы, с группой входов первого блока элементов И и с входами третьего элемента И первого, выход которого соединен с входом отсутствия свобод-! ного маршрута блока управления и с соответствующим. входом второго элемента ИЛИ, выходы второй группы элементов ИЛИ соединены со счетными входами счетчиков занятых каналов, входы готовности каналов устройства соединены с вычитающими входами счетчиков занятых каналов, выходы которых соединены с вторыми входами блоков элементов И седьмой группы, выходы которых соединены с входами второго элемента ИЛИ, выход которого соединен с входом первого элемента НЕ, выход которого соединен с входом наличия маршрута блока управления и с входом блока элементов И, выход которого соединен с вторыми входами блоков элементов И шестой группы, выход записи маршрута блока управления соединен с третьими входами блоков элементов И шестой группы, выходы которых соединены с входами регистров маршрутов, выходы которых соединены с вторыми входами соответствующей блоков элементов третьей группы, выходы регистров числа процессоров соединены с вторыми входами соответствующих блоков

972509

6 элементов И третьей группы, выход выход которого соединен с единичным приема блока управления соединен с, входом второго триггера, единичный первыми входами второго и третьего . выход которого соединен с вторым блоков элементов И, входы кода номе- входом второго элемента И, выход кора задания устройства соединены с торого соединен с выходом просмотра вторым входом второго блока элемен- 5 узлов блока, вход наличия маршрута тов И, выходы которого соединены с блока соединен с первым входом пявходом регистра номера задания, вы- того элемента Ц, выход второго элеходы которого соединены с вторым мента НЕ соединен с первым входом входом соответствующего блока эле- шестого элемента И и с вторым вхоментов и третьей группы, выходы. ко- 1О дом пятого элемента и, выход кото- . торого соединены.:,с выходами ваго- рого соединен с выходом записи марш° ловка задания устройства и с соот- рута блока с вторым входом восьмого ветствующими входами элементов ИЛИ элемента ИЛИ и с единичным входом второй группы, вход .номера запраши- третьего триггера, единичный выход вающего узла устройства соединен 15 которого соединен с вторым входом с вторым входом третьего блока эле- четвертого элемента И, выход котороФ ментОв И, выход которого соединен ro соединен с выходом управления с входом регистра номера запрашиваю- сдвигом блока, выход шестого элеменщего узла, выход которого соединен та ИЛИ соединен с нулевым входом с.вторым входом соответствующего 2О третьего триггера, единичный выход блока элементов И третьей группы,. которого соединен с выходом разревыходы которого соединены с соот- шения распределения блока и с вторым ветствующими входами элементов ИЛИ входом пятого элемента ИЛИ, выход которого соединен с нулевым входом

К оме того, блэк управления со- 25 четвертого триггера, единичный выдержит четыре триггера, генератор ром ход которого соединен с вторым в ою Х импульсов, схему сравнения, восемь дом четвертого элемента ИЛИ, выход элементов ИЛИ, шесть элементог И, которого соединен с нулевым входом два элемента НЕ, входы кода числа второго триггера, вход начала маршнеобходимых процессоров блока сое- ЗО рутизации блока соединен с вторым динены с входами первого элемента ИЛИ входом шестого элемента И, выход ко- . блока и с первой группой входов схе- торого соединен с единичным входом мы сравнения, вторая .группа входов четвертого триггера, единичный выкоторой соединена с входом кода сво- ход которого соединен с вторым вхоб роцессоров блока выход схе- дом третьего элемента И, вЫход котос

35 мы сравнения соединен с выходом рого является выходом просмотра приема блока и с входом первого маршрутов блока, выход восьмого элемента НЕ, выход которого соеди- элемента ИЛИ является выходом сбронен с выходом отказа блока и с пер- са маршрутов блока. вым входом второго элемента ИЛИ, вы- На фиг.1 представлена структур- ход первого элемента ИЛИ соед нен 40 ная схема устройстваФ на фиг-2— с пеРвым входом тРетьего элемен- . структурная схема блока управления, та ИЛИ и с единичным входом первого Устройство содержит блок.,1 управтриггера, вход конца распределения ления, регистр 2 готовности, первый блока соединен с первыми входами чет- элемейт И 3 окончания распределения вертого, пятого, шестого и седьмого 45 регистр 4 сдвига, первую группу элементов ИЛИ и с вторым входом вто- блоков элементов И 5, первую группу рого элемента ИЛИ, выход которого элементов ИЛИ 6, вторую, третью и соединен с нулевым входом первого четвертую группы блоков элементов И триггера, единичный выход которого 7 — 9, первый элемент ИЛИ 10, персоединен с первым входом первого 5п вый счетчик 11 .адреса, блок 12 паэлемента И, выход генератора импуль- мяти узлов, дешиФратор 13 Узлов. сов соединен с вторым входом первого второй счетчик 14 адр еса блок 15 элемента И, выход которого соединен памяти маршрутов, пятую группу блос пе выми входами второго, третьего ков элементов И 16, счетчик 17 вас перв нятых каналов второй элемент И 18, сутствия свободного маршрута л н го маршрута блока второй элемент ИЛИ 19, шестую групсоединен с вторым входо

ым входом третьего пу блоков элементов Z, первы элемента ., с вт

ИЧИ орыми входами пято- элемент НЕ 21, седьмую, восьмую и

И с пер- 22го и седьмого элементов И, и с перИЛИ с пер- девятую группу блоков элементов И мого элемента ИЛИ, 24, регистр 25 номера задания, ревыход седьмого элем элемента ИЛИ являет- гистр 26 номера запрашивающего узся выходом обнуления лока, в о сутствия процессоров лока о регистра 28 маршрутов, десятую групэлемента ИЛИ пу блоков элементов И .29, вторую с вторым входом шестого элемента м вто ого элемента НЕ и вто- группу элементов ИЛИ 30 третий элеФ с входом второго эл м

65 мент И 31, элемент 32 сравнения, вторым входом третьего элемента ИЛИ, 1

972509 рой элемент HE 33, третий элемент

ИЛИ 34, триггер 35 пуска, четвертый элемент И 36, генератор 37 импульсов, четвертый и пятый элементы ИЛИ

38 и 39, триггер 40 узлов, пятый элемент И 41, шестой элемент ИЛИ 42, 5 шестой элемент И 43, триггер 44 маршрутов, седьмой элемент И 45, седьмой, восьмой и девятый элементы ИЛИ

46 - 48, восьмой элемент И 49, триггер 50 распределения, девятый элемент И 51, десятый элемент ИЛИ 52, трзтий элемент НЕ 53, шины 54 кода числа необходимых процессоров, ши-:, ны 55 готовности процессоров, шины 56. готовности каналов, шины 57 заголовка задания, шины 58 номера запрашивающего узла, шины 59 номера задания, первый выход 60 блока 1 управления, первый вход 61 .блока 1 управления,второй выход 62 блока 1 управления, второй вход 63 блока 1 уп20 равления, третий, четвертый, пятый и шестой выходы 64 — 67 блока 1 управления, третий вход 68 блока 1 унч равления, седьмой и восьмой выходы 69 и 70 блока 1 управления, четвертый, пятый и шестой входы 71 †. 73 блока 1 управления, девятый выход 74 блока %управления, седьмой вход 75 блока 1 управления.

Устройство работает следующим образом.:

Известно, что распределенные вычислительные системы (PBC) могут сгдержать n(.n 5 1) узлов обработки дан-.35. ных, соединенных между собой z линиями связи. Каждый j-ый (j = 1, и) узел включает в свой состав m npo3 граммно совместимых процессоров, позволяющих независимо друг от дру 40 га выполнять задания по обработке данных, а )-ая (! = 1, z) линия связи состоит из Р (Р ъ 1) каналов связи, 45

В таких PBC задания на обработку данных выдаются пользователями, размещаемыми на узлах обработки. За- дания пользователей, располагаемых на i-м узле, может быть, выполнено на )-м узле (J = i), если íà J-м узле имеется необходимое количество свободных процессоров, а в противном случае на группе

j узлов обработки, если суммарное количество свободных процессоров на этой группе узлов больше или равно количеству необходимых для выполнения задания процессоров и имеются свббодные линии связи, обеспечивающие передачу частей, задания на эти 60 узлы. В группу узлов обычно включаются -те узлы, передача задания к которым п требуйт наименьшего количества линий связи и промежуточных узлов коммутации ° 65

В исходном состоянии в )-м (j

1, n) регистре 2 готовности хранятся данные о готовности к работе процессоров j-ro узла обработки, а в (i-м (! = 1 - z) счетчике 17 количество Р занятых каиалов в E-й линии связи. Триггеры счетчиков 11 и

14 ад .есов и триггеры 35, 40, 44 и

50 находятся в нулевом состоянии.

В блоке 12 номеров узлов хранится и массивов r-разрядных чисел (r

log и) . Люббй массив содержит и ячеек, в каждой иэ которых записан код номера узла, на котором возможна обработка задания. Коды номеров узлов внутри i-го массива могут быть упорядочены, например, по удаленности от i-го узла обработки.

Для обращения к блоку 15 используется адрес, включающий поле базы, задающей номер i массива данных, и поле адреса, задающего номер числа в массиве. В блоке 15 маршрутов хранится и массивов z-разрядных чисел. Каждый ij- массив содержит у1д чисел, равных количеству маршрутов их i-ro в )-ый узел. Маршруты могут быть уцорядочены в каждом.ij-м массиве, например, в порядке возрастания их длин, или количества промежуточных центров коммутации из i-ro в j-й узел. Каждый ij-й массив заканчивается ячейкой, в которой записан код, содержащий единицы во всех разрядах, для отделения одного массива от другого.

Для обращения к блоку 15 маршру- тов используется адрес, включающий поле базы и поле смещения, задающие номер ij-го массива, а также поле адреса, задающего номер числа в массиве.

Устройство обеспечивает формиро.вание заголовка задания, включающего номер задания; номер i запрашивающего узла, от которого поступило задание; количество процессоров, необходимых для обработки задания на каждом узле и маршруты передачи задания к этим узлам.

В работе устройства можно выделить три этапа.

На первом этапе осуществляется проверка возможности выполнения задания в PBC и прием задания на обслуживание. По шинам 54 код необходимого для выполнения задания числа процессоров поступает на входы элемента ИЛИ 42 и на первые входы элемента 32 сравнения. Одновременно по шинам 59 и шинам 58 поступают соответственно код номера задания и код номера i запрашивающего, узла.

При этом на выходе элемента ИЛИ 42 появляется сигнал, устанавливающий триггер 35 пуска в единичное состояние. На вторые входы элемента 32

972509

10 сов на счетный вход счетчика 11 и запускающий вход блока 12. При этом адрес обращения в блоке 12 увеличивается на единицу по сравнению с предыдущим циклом считывания, что обеспечивает выборку очередного.номера узла.

Описанная выше итерация первого типа повторяется до тех пор, пока не будет найден узел, на котором име3О ются свободные процессоры. В этом случае появляется нулевой сигнал на выходе j-й группы элементов И 9, а на выходе элемента HE 53 появится единичный сигнал. Этот сигнал через элемент И 43 устанавливается в единичное состояние триггер 44 маршрутов. Сигнал с единичного выхода триггера 44 через элемент ИЛИ 39 устанавливается в нулевое состояние

20 триггер 40 узлов, что запрещает прохождение импульсов на запускающий вход блока 12.Это обеспечивает за.поминание номера j-го узла, содержа-, щего свободные процессоры. На этом итерация первого типа заканчивается.

Итерация второго типа выполняет- . ся после итерации первого типа и осуществляет выбор кратчайшего марш-. рута из i-ro узла в j-й с учетом

30 свободных линий связи. Выполнение итерации начинается с обращения к блоку 15 по адресу, образованному кодом i, нснжера запрашивающего узла, кодом 1 номера узла и содержимым счетчика 14 адреса С появлением сигнала на выходе элемента И 45 из блока 15 считывается по сформулированному адресу код кратчайшего маршрута из i-го узла a j-й. Этот код поступает на первые входы группы

4О элементов И 16, на вторые входы.которых поступают сигналы готовности линий casse c выходом Крм„"(t — 1,z) разрядов счетчиков 17. Предполагается, что К -й разряд счетчика 17 на45 ходится в единичном состоянии, если в t-й линии связи заняты все Р каналов.

Если хотя бы одна линия связи в выбранном маршруте занята, то на вы5О ходе соответствующего f-ro элемен.та И 16 появится сигнал запрещающнй выдачу кода маршрута из блока 15 в

j é регистр 28. С приходом очередного импульса с выхода элемента И 45

55 îñóùåñòâëÿåòñÿ формирование последовательности номеров маршрутов с помощью счетчика 14 адреса, пуск

ПЗУ 15 для считывания кода маршрута н проверка наличия свободных линий»

60 используемых в данном маршруте.

Описанный процесс поиска свободных маршрутов. повторяется по тех пор, пока не,будет обнаружен свободный кратчайший маршрут.из i-го уз65

4 сравнения поступает код количества свободных процессоров с регистров 2 готовности. Элемент 32 сравнения сравнивает код необходимого количества процессоров с ко ом колнчестВа свободных процессоров. Если количество свободных процессоров меньше количества необходимых,. то на выходе элемента НЕ 33 и выходной шине 60 появится сигнал отказа от выполнения задания, который через элемент ИЛИ 34 сбрасывает триггер 35 пуска в нулевое состояние.

Ясли количество свободных процес-. соров в PBC больше либо равно количеству необходимых процессоров, то на выиоде элемента 32 сравнения появится сигнал, разрешающий прием в устройство кодов номера задания, номера i запрашивакщего узла и числа необходимых для выполнения задания процессоров. Код номера задания через группу .элементов И 23 запишется в регистр 25, код 1 номера запрашивающего узла через группу элементов И 24 запишется в регистр 26 и поступит на базовые адресные входы блоков 12 и .15. Код числа необходимых для выполнения задания процессоров примется в.регистр 4 сдвига. На этом первый этап работы устройства заканчивается. Иа втораж этапе производится определение номеров узлов, на которых возможна обработка, маршрутов передачи данных на эти узлы, а также выделение процессоров на выбранных узлах для выполнения задания. Второй этап выполняется за несколько шагов. Каждый шаг, в общем случае, включает три типа итераций. В начале каждого шага выполняется итерация первого типа, обеспечивающая поиск ближайшего к 4-му запрашивающему узлу j-го узда обработки, на котором имеются в раасматриваеьый момент времени свободные процессоры.

Выполнение итерации начинается с установки в единичное состояние триггера 40 узлов и обращения к.ПЗУ 12 по адресу, образованному кодом i иомера запрашивающего;,узла и содержимям счетчика 11 адреса. С появлением импульса на выходе элемента И 41 из блока 12 считываежся номер j-ro узла и на J м выходе дешифратора 12 появится сигнал. Этот сигнал разрешает выдачу содержимого j-го регистра 2 готовности íà j-ю группу элементов И 9. Если с нулевых выходов триггеров J -го.регистра 2 готовности поступают одиночные сигналы, со- . общающие о том, что в 3-м узле все процессоры заняты, то на выходе j-ro элемента И 9 появится единичный сигнал, поступающий через элементы KlIH 10 и 38 на единичный вход триггера 40 узлов, разрешая прохождение импульла в j-й либо не будут считаны все

972509 маршруты из ij-ro массива данных

ПЗУ 15. В последнем случае, при очередном запуске ПЗУ 15 будет считан код, содержащий единицы во всех разрядах. В этом случае прерывается выполнение итерации второго типа и производится переключение на выполнение итерацйи первого типа. Для этого с выхода элемента И 18 сигнал поступает на единичный вход триггера 40 узлов, нулевой вход триггера 44 маршрутов и на первые входы элементов ИЛИ 47 и 48. На выходе элементов HJIH 47 и 48 появляются единичные сигналы, устанавливающие соответственно в нулевое состояние

ПЗУ 12 узлов и ПЗУ 15 маршрутой. При переключении триггера 44 маршрутов в нулевое состояние счимается разрешающий сигнал с входа элемента И

45, что прекращает поступление импульсов на запуск ПЗУ 15.

Если при выполнении итерации второго типа ПЗУ 15 считан код маршрута, для которого свободные линчи связи, то на выходе элемента НЕ 21 появится сигнал, разрешающий выдачу кода маршрута через группу элементов И 20 на входы j-й группы элементов И 22. Запись кода маршрута в

j-й регистр 27 маршрута осуществляется при наличии сигналов на j -м выходе дешифратора 13ри на выходе элемента И 49, поступающих на входы

j-й группы элементов И 22. Сигнал ,с выхода элемента И 49 поступает на. единичный вход триггера 50 распределения и через элемент .ИЛИ 48 на обнуление счетчика 14 адреса. На этом итерация второго типа. заканчивается.

Итерация третьего типа выполняется после итерации второго типа и осуществляет назначение частей задания на свободные процессоры.:выбранного узла обработки. С этой целью производится выдача содержимого j-го регистра 2 готовности по сигналу с единичного выхода триггера 50 распределения на первые входы группы элементов И 5. При, этом на выходах некоторых элементов И 5 появится разрешающий сигнал. Очевидно, что номера этих элементов определяются совпадением одноименных единичных разрядов в j-м регистре 2 готовности и регистра 4 сдвига. С выходов элементов И 5 сигналы поступают на сброс соответствуннщих триггеров регистра 4 сдвига и j-ro регистра 2 готовности через соответствующие элементы И 8 j-й группы. Одновременно с этим сигналы с:соответствующих выходов элементов И 8,j-й группы поступают. на устайовку в единичное состояние триггеров j-ro регистра 27 числа процессоров на j-м узле обра.—

65

vo числа процессоров в узлах..обработки распределенной вычислительной системы, которые являются ближайши ми к запрашивающему узлу, и выделе ние необходимых линий связи для передачи частей э адания по кратчайше ботки, назначенных на выполнение части задания. Если при этом в регистре 4 сдвига остались триггера в единичном состоянии, о чем сообщает сигнал на выходе элемента И 3 окончания распределения, то с выхода элемента И 51 в регистр 4 сдвига подаются импульсы сдвига до..тех пбр,.пока j-й регистр 2 готовности не будет полностью обнулен. Если все

10 триггеры j-ro регистра 2 готовности сброшены в нулевое состояние, то на выходе j --ro элемента И 9 появится сигнал, который через элемен-.,; ты ИЛИ 10 и 52 установит триггер 50 распределения в нулевое, а через элемент ИЛИ 38 триггер узлов 40 в единичное состояние. На этом итерация третьего типа заканчивается.

Если при этом не все разряды реО гистра 4 сдвига обнулены, то устройство повторяет итерацию первого типа поиска свободных узлов РВС, вы« давая разрешающий сигнал через элемент И 41, на.прохождение импульсов на счетный вход счетчика 11 адреса и запуск ПЗУ 12.

При установке в нулевое состояние всех разрядов регистра 4 сдвига на очередном шаге выполнения итерации третьего типа элемент И 3 окончания распределения выдает сигнал, который через элементы ИЛИ 34, 39, 46 и 52 сбрасывает триггеры 35, 40, 44 и 50 в нулевое состояние.

Это означает, что задание распределено среди процессоров на выбранных узлах ббработки. На этом заканчивается выполнение итерации третьего типа и выполнение второго типа. . Ha третьем этапе производится вы40 дача сформированного заголовка за дания в выходные шины 57 устройства. Сигнал с выхода элемента И 3 поступает на вход группы элементов И 29 и разрешает выдачу заголовка зада45 ния из регистров 25 - 28 в выходные.

Шины 57. При выдаче заголовка задания появляется сигнал на выходе g.-ro (E = 1, z) элемента ИЛИ 30, если имеется код, равный единице, в -м,.pasряде одного из регистров 28 маршрута. ЭТот сигнал поступает на счетный вход 3-ro счетчика 17 и увели-, чивает его содержимое на единицу, что обеспечивает учет занятости одного канала в (-й линии связи.

Таким образом, предлагаемое устройство обеспечивает управление распределением заданий территориально разнесенным группам процессоров, заключающееся в..выделении необходимо972509 му маршруту, за счет чего расширяются функциональные возможности: устройства.

Формула изобретения

1. Устройство для управления распределенной вычислительной системой, содержащее блок управления, регистр сдвига, первую группу элементов ИЛИ, первую и вторую группы блоков эле-,.: ментов И, регистры готовности, первые входы блоков элементов И первой группы соединены с выходами соответствующих регистров готовности, нулевые входы которых соединены..с входами готовности процессоров устройст- 15 ва, выходы регистров готовности соединены с входами кода свободных процессоров блока управления, выходы регистра сдвига соединены с вторыми входами. блоков элементов И второй 2О группы, выход. отказа блока управления является выходом отказа устройства, выход управления сдвигом блока управления соединен с входом управления сдвигом регистра сдвига, р разрешающие входы которого соединены с выходом приема блока управления, информационные входы регистра сдвига соединены с входами кода числа необходимых процессоров устройства, которые соединены с входами кода числа необходимых процессоров блока. управления, о т л и ч а ю— щ е е с я тем, что, с целью расширения области применения устройства, в него введены регистр номера за-З5 дания, регистр номера запращивающего узла, И (где И вЂ” число процессоров) регистров числа процессоров, И регистров маршрутов, первый и второй счетчики адресов. Х счетчиков заня- 40 тых каналов (где,7. — число каналов), дешифратор узлов, блок памяти узлов, блок памяти маршрутов, с третьей по седьмую группы блоков элементов И, вторая группа элементов ИЛИ, первый, 45 второй и третий элементы И, первый и второй -элементы ИЛИ, элемент НЕ, три блока элементов И, причем нулевые .выходы регистра сдвига соедине ;:i ны с входами первого элемента И, выход которого соединен с первыми входами блоков элементов И второй группы элементов, с входом конца распределения блока управления и с входом сброса первого счетчика адреса счет- ,ный вход которого соединен с выходом просмотра узлов блока управления, с входом пуска блока памяти узлов, вход обнуления которого соединен с выходом обнуления блока управления, выход первого счетчика адреса соединен с входом адреса блока памяти узлов, выход регистра номера запрашивающего узла соединен с первыми входами соответствующего блока ., элементов И третьей группы, с вхо- 65 дом адреса блока памяти маршрутов и блока памяти узлов, выход которого соединен с входом адреса блока памяти маршрутов и с входом дешифрато ра узлов, выходы которого соединены с первыми входами соответствующих блоков элементов И четвертой, пятой и шестой групп и с вторыми входами соответствующих блоков элементов И первой группы, выход разреше= ния распределения блока управления подключен к третьим входам блоков элементов И первой группы, выходы которых соединены с соответствующими входами элементов ИЛИ первой группы, выходы которых соединены с вторыми входами элементов И второй группы, выходы которых соединены c .. входами сброса регистра сдвига и с вторыми входами блоков элементов И пятой группы, выходы которых соединены с входами регистров числа процессоров и с единичными входами регистров готовности, выходы которых соединены .с вторыми входами блоков элементов И четвертой группы, эыхрдЫ которых соединены с входами первого элемента ИЛИ, выход которого соединен с входом отсутствия процессоров блока управления, выход просмотра маршрутов которого соединен со счетным входом второго счетчика адреса н с входом пуска блока памяти маршрутов, выход сброса маршрутоэ блока управления соединен с входом сброса второго счетчика адреса и .обНУления, с входом блока памяти маршрутов, нулевые выходы которого соединены с входами второго элемЕита И, выход которого соединен с соответствующим входом второго элемента ИЛИ и входом начала маршрутизации блока управления, выход второго счетчика адреса соединен с входом адреса блока памяти маршрутов, единичные выходы которого соединены с первыми входами блоков элементов И седьмой группы, с группой входов первого блока элементов И и с входами третьего элемента И, выход которого соединен с входом отсутствия свободного маршрута блока управления и с соответствующим входом второго элемента ИЛИ, выходы второй группы элементов ИЛИ соединены со счетными входак мн счетчиков занятых каналов, входы готовности каналов устройства соединены с вычитающими входами счетчиков занятых каналов, выходы которых соединены с вторыми входами блоков элементов И седьмой группы, выходы которых соединены с входами второго элемента ИЛИ, выход которого соединен с входом первого элемента НЕ, выход которого соединен с входом наличия маршрута блока управления и с входом блока элементов И, выход которого соединен с вторыми входами

972509

5 .1O

ЗО

S0

60 блоков элементов И шестой группы, выход записи маршрута блока управле-,,ния соединен с третьими входами блоков элементов И шестой группы, вы ходы которых соединены с входами

-регистров маршрутов, выходы которых соединены с вторыми входами соответствующих блоков элементов И третьей группы, выходы регистров числа процессоров соединены с вторыми входами соответствующих блоков элементов И третьей группы, выход:прие» ма блока управления соединен с первыми входами второго и третьего бло кав элементов И, входы кода номера задания устройства соединены с вторым входом второго блока элементов И, выходы которого соединены с входом регистра номера задания, выходы которого соединены с вторым входом соответствующего блока элементов И третьей группы, выходы которого соединены с выходами заголовка задания устройства и с соответствующими входами элементов ИЛИ второй группы, вход номера запрашивающего узла устройства соединен с вторым. входом третьего блока элементов И, выход которого соединен с входом регистра номера запрашивающего узла, выход которого соединен с вторым входом соответствующего блока элементов И третьей группы, выходы которого соединены с соответствующими входами элементов ИЛИ второй группы.

2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок управления содержит четыре триггера, генератор импульсов, схему сравне-,. ния, восемь элементов ИЛИ., шесть элементов И, два элемента НЕ, входы кода числа необходимых процессоров блока соединены с входами первого элемента ИЛИ блока и с первой группой входов схемы сравнения, вторая группа входов которой соединена с входом кода свободных процессоров блока, выход схемы сравнения .соединен с выходом приема блока и с входом первого элемента НЕ, выход которого соединен с выходом отказа блока и с первым входом второго злемеита ИЛИ, выход первого элемента (ИЛИ соединен с. первым входом тре его элемента ИЛИ и с единичным вхо дом первого триггера, вход конца распределения блока соединен с первыми входами четвертого, пятого, шестого и седьмого элементов ИЛИ и с вторым входом второго элемента ИЛИ, выход которого соединен с нулевым входом первого триггера,. единичный выход которого соединен с первым входом первого элемента И, выход reнератора импульсов соединен с вто-! рым входом первого элемента И, вы-. ход которого соединен с первыми входами второго, третьего и четвертого элементов И, вход отсутствия свободного маршрута блока соедииен с вторым входом третьего элемента ИЛИ, с вторыми входами пятого и седьмого элементов ИЛИ и с первым входом восьмого элемента ИЛИ, выход седьмого элемента ИЛИ является выходом обнуления блока, вход отсутствия процессоров блока соединен с вторым входом шестого элемента ИЛИ, с входом второго элемента НЕ и вторым входом третьего элемента ИЛИ, выход которого соединен с единичным входом второго триггера, единичный выход которого соединен с вторым входом второго элемента И, выход которого соединен с выходом просмотра узлов блока, вход наличия маршрута блока соединен с первым входом пятого элемента И, выход второго элемента НЕ соединен с первым входом шестого элемента И и с вторым входом пятого элемента И, выход которого соединен с выходом записи маршрута блока, с вторым входом восьмого элемента ИЛИ и с единичным входом третьего триггера, единичный выход которого соединен с вторым входом четвертого элемента И, выход которо-

ro соединен с выходом управления сдвигом блока, выход шестого элемента ИПИ соединен с нулевым входом третьего триггера, единичный выход которого соединен с выходом разрешения распределения блока и с-вторым входом пятого элемента ИЛИ, выход которого соединен с нулевым входом четвертого .триггера, единичный выход которого соединен с вторым входом четвертого элемента ИЛИ, выход которого соединен с нулевым входом второго триггера, вход начала маршрутизации блока соединен с вторым входом шестого элемента И, вы-. ход которого соединен с единичным входом четвертого триггера, единичный выход которого соединен с вторым входом третьего элемента И, выход которого является выходом про— смотра маршрутов блока, выход восьмого элемента ИЛИ является выходом сброса маршрутов блока.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 433489, кл. G 06 F 9/00, 1974.

2. Авторское свидетельство СССР

Р 629538,кл. G 06 F 9/00,1978 (прототип).

972509

Редактор В. Иванова

Заказ 8518/41 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

6У

Составитель M. Кудряшев

Техред A,Áàáèíåö Корректор В. Бутяга