Устройство для вычисления координат антенной решетки

 

< о999059Oll ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву. (22)Заявлено 24.10.80 (21) 3232282/18-24 (51)М. Кл.

506 Р 15/20 с присоединением заявки М (23) Приоритет

Гееудеретеапей квинтет

СССР (53) УДК681.32

{088.8) Опубликовано 23.02.83, Бюллетень М 7 вв аелрк нэебретеннй н еткрытнй

Дата опубликования описания 25.02.83 (72) Автор изобретения

В.-А. Зайцев

Горьковский исследовательский физикопрн Горьковском ордена Трудового Крас государственном университете им. Н.И. Лобачевского (7I) Заявитель (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КООРДИНАТ

АНТЕННОЙ РЕШЕТКИ

Изобретение относится к вычислительной технике, в частности к специализированным вычислительным машинам, н может быть использовано для вычисления управляющих кодов (значений фаз) по Координате; вдоль которой нзлучателн располагаются на одинаковом расстояннн по прямой линии, в линейных, плоских, пнлнндрнческнх антенных решетках.

Известно устройство; содержащее ре-. гистр,н сумматоры, в котором управля- . ющне коды по координате вычисляются умножением величины набега фазы Hà раостоянии между излучателями на ряд чисел 1,2,...М, где М+1 «число строк в решетке. Причем в нем из числа К на выходе регистра .сдвигом на разряд, два, трн и т.д. осуществляется умножение на

2,4,8,16 н т.д., после чего в блоке сумматоров умножение на 3,5,6 н т.д. 2о сводится к сложению 2К+К, 4К+2К, а также умножение на 7,11 н т.д., сводится к сложению уже полученных чисел

7К 6К+К; 11К=8К+2К+К и т.д. 1

Недостатком такого устройства явлжься то, что управляющие коды по коордн нате получаются суммированием чисел только одного знака, причем операция суммирования выполняется с полноразряднымн числами, вследствие чего устройство имеет низкое быстродействие.

Кроме того, введение в него операции округления управляющих кодов по коор.динате для повышения его точности ведет к большим аппаратурвым затратам.

Наиболее близким по технической сущ ности к предлагаемому устройству явля ется устройство, содержащее регистр, вход которого является входом устройства, блок сумматоров, выходы .которого яви ются выходами устройства, два блока ум:ножения, элемент НЕ, два логических коммутатора, каждый из которых содержит две группы элементов И по 1 элементов

И в каждой группе н — 1 элементов

ИЛИ, причем выходы регистра через пер вый и s opoit блоки умножения соединены с первыми входами элементов И первой

3 9990 и второй групп каждого логического коммутатора, вторые входы элементов И первой группы каждого логического коммутатора объединены и соединены со знаковым выходом регистра и входом элемента НЕ, выход которого соединен со вторыми входами элементов И второй груп пы каждого логического коммутатора, выходы 1 - 1-ro элемента И второй группы каждого логического коммутатора соеди 10 иены с первыми входами соответствующих элементов ИЛИ того же логического коммутатора, выходы 3-1, i -2,...2,1 элементов И первой группы каждого логи ческого коммутатора соединены со вторы-1S ми входами 1,2..., 1-2, 1 -1 элементов

ИЛИ того же логического коммутатора, выходы 1-х элементов И первой и второй групп и элементов ИЛИ каждого логического коммутатора соединены с соот- рр ветствующими входами блока сумматоров.

В этом устройстве выходы регистра, на которых вырабатываются числа К,2К, 4К,8К, 16К, 32К только одного знака соединены со входами первого и второго 25 множительных блоков соответственно (2

Однако известное устройство обладает относительно низким быстродействием из-за потерь времени на распространение переноса при. суммировании чисел от млад-щО шего разряда к старшему. Введение в нем операции округления для повышения точности требует больших аппаратурных затрат.

Целью изобретения является повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство, содержащее коммутатор,. регистр, блоки вычисления кратного старших и младших разрядов и суммирующие блоки, причем первый вход коммутатора подключен к входу величины набега, фазы устройства, а второй вход - к входу знака устройства, выходы комму-" татора подключены соответственно к ин45 формационным и знаковому входам регистра, выходы старших разрядов которого, соединены с входами блока вычисления кратного старших разрядов, а выходы младших разрядов подключены к информационным входам блока вычисления крат- ного младших разрядов, входы первой группы первого суммирующего блока подключены к выходам старших разрядоВ регистра, а входы второй группы - к выходам блока вычисления кратного старших разрядов, выходы старших разрядов блока вычисления кратного младших разрядов подключены к входам первой группы вто59 б рого суммирующего блока, выходы первого и второго суммирующих блоков подключены к соответствующим входам третьего суммирующего блока, выходы которого являются выходами устройства, введен четвертый суммирующий блок, причем к второй .группе входов второго суммирующего блока подключены выходы блока вычисления кратного старших разрядов, выходы старших разрядов блока вычисления кратного младших разрядов подключены к входам третьей группы первого суммирующего блока, выходы младших разрядов регистра соединены с входами четвертого суммирующего блока, выходы младших разрядов блока вычисления кратного младших разрядов подключены к входам четвертого суммирующего блока, соответственно, выходы которого подключены к соответствующим входам третьего суммирующего блока, вход логической единицы устройства подключен к соот ветствующему входу первого суммирук щего блока и блока вычисления кратного младших разрядов.

На чертеже представлена функциональная схема устройства для М = 63.

Устройство содержит логический коммутатор 1, регистр 2, блоки 3 и 4 вы числения кратного старших и младших разрядов соответственно, первый, четвертый, третий и второй суммирующие блоки

5-8 соответственно, сумматоры 9-71.

Выходы логического коммутатора 1 подключены к входам регистра 2. Прямые и инверсные выходы регистра 2, соответствующие старшим разрядам, частичных произведений числа К, соединены со входами блока 3 вычисления кратного старших разрядов, первой группой входов первого суммирующего блока 5 и входами части сумматоров третьего суммирующего блока 6, а прямые и инверсные. выходы регистра 2, соответствующие младшим разрядам частичных произведений числа

К, соединены со входами блока вычисления кратного младших разрядов и второй группой входов четвертого суммирующего блока 7. Выходы блока вычисления кратного старших разрядов соединены со второй группой входов первого суммирующего блока 5 и второй группой входов второго суммирующего блока 8. Часть выходов, соответствующая старшим разрядам чисел блока вычисления кратного младших разрядов, соединена с. третьей группой входов первого суммирующего блока 5 и первой группой входов второго суммирующего блока 8. Другая часть

5 9990 выходов, соответствующая младшим разрядам блока вычисления кратного младших разрядов, соединена с первой группой . входов четвертого суммирующего блока 7.

Выходы:етвертого суммирующего блока 7 соединены со входами переноса сумматоров третьего суммирующего блока 6, выходы сумматоров первого 5 и второго 8 суммирующих блоков соединены с соответствующими входами третт 10 его суммирующего блока 6. Вход логической единицы устройства подключен к соответствующему входу первого суммирующего блока 5 и блока вычисления кратного младших разрядов.

И

Устройство работает следующим образом.

Прямое или инверсное значение набега фазы на расстоянии между излучателями

К (в зависимости от знака К) поступает 20 на вход регистра 2. Подключение прямого .или инверсного значения К обеспечивает ся коммутатором 1. Из регистра 2 группы старших разрядов значений частичных ,произведений К, 2К, 4К, 8К и инверти- И ровацкого значения К, обозначаемые К

2К, 4К, 8К и К, поступают на вхоi i i — ( ды блока 3 вычисления кратного старших разрядов, на выходах которого вырабаты ваются старшие разряды значений ЗК, $0 ,5К, 7К без учета переносов, воэникаюt ( йцих в результате суммирования младших

1 I разрядов. Эти числа обозначаются ЗК

3К, 5К .- 5К+, 7К - 7К, переносы обозначаются соответственно ÇK 5К

$$

7К+. Из регистра 2 группы младших разрядов значений К, 2К, 4К, 8К и инвертированного значения К, обозначаемые К", (I I(— ((2К, 4К, 8К, К, поступают на входы блока вычисления кратного младших раэ40 рядов, на выходах которого вырабатываются значения ЗК +ЗК, 5К" +5К", 11

7К +7К+, где ЗК", 5К», 7К - переносы в группу старших разрядов, возникающие при суммировании групп младших разря4$ дов. В блоках вычисления кратных значение 7К получается не суммированием

К+2К+4К, которое может быть выпол-. нено в два этапа, а вычитанием 8К-К, которое выполняется в один этап. Операция вычитания выполняется суммировань$0 ем 8K+K и единицы в младшем разряде

Значения (Ж -ЗК ), (5К. -5К ), (7К -7К ) поступают с блока 3 на вто( рые группы входов первого и второго суммирующих блоков 5 и 8,,где суммируются со значениями ЗК", 5К", 7К », поступающая с блока 4 на третью группу входов первого суммирующего блока

59 6

5 и первую группу входов второго суммирующего блока 8. На первый суммирующий блок 5 поступают также значения

К, 2К, 4K с регистра 2 (на первую группу входов) и сигнал 1 для округ- - . ления чисел. В результате as выходах первого суммирую(пего блока 5 формиру ются значения К, 2К, ЗК,...,7К с округлением, на выходах второго сумми. рующего блока 8 - значения ÇK(, 5К, 7К . Числа ЗК, 5К, 7К с выходов второго суммирук(щего блока, совместно с числами ÇK", 5К", 7К с выходов блока вйчисления кратного младш)их раз» рядов 4 образуют числа ЗК, 5К, 7К.

Эти числа, числа 2К, 4К, 8К с регист, ра 2, а также формируемые сдвигом из перечисленных чисел 10К, 12К, 14К, 16К, 20К, 24К, 28K, 32K, 4ОК, 48К, 56К поступают на входы третьего суммирующего .блока 6. В блока 6 суммированием указанных чисел с числами, поступающими с выходов первого суммирующего блока 5, формируются уп> равляющие коды по координате.

Младшие разряды значений К, ЗК((, 5К, 7К с выходов регистра 2 и блока и II

4 вычисления кратного младших разрядов поступают на входы четвертого суммирующего блока 7, формирующего значения переносов в старшие разряды 9К", 11К", ..., 63К+. Величины переносов поступают на входы переноса сумматоров 17, 19, 21,...71. Старшие разряды значений

9К», 11К+,...,63К+, сдвинутые влево на

1,2,... разрядов, поступают на входы переноса сумматоров 26, 30, 34,..,70, на выходах которых вырабатываются значения 1 8К(, 22К, 26К,...,62К .Таким образом, учитываются результаты выполнения операций с .младшими разрядами чисел. (Предлагаемое устройство, при отно(сительно небольших аппаратурных затратах, обеспечивает высокое быстродейст вне благодаря тому, что операции выполняются с числами, имеющими в 2. раза меньшую разрядность.

Формула изобретения

Устройство для вычисления координат антенной решетки, содержащее коммутатор, регистр, блоки вычисления кратногостарших и младших разрядов и суммиру ющие блоки, причем первый вход комму татора подключен к входу величины набега фазы устройства, а второй вход9МО

7 к входу знака устройства, выходы коммутатора подключены соответственно к информационным и знаковому входам региотра, выходы старших разрядов которого соединены с входами блока вычисления кратного старших разрядов, а выходы младших разрядов подключены к информационным входам блока вычисления кратного младших разрядов, входы первой группы первого суммирующего блока под- >О ключены к выходам старших разрядов регистра, а входы второй группы - к выходам блока вычисления кратного стар.ших разрядов, выходы старших разрядов блока вычисления кратного младших раз- 15 рядов подключены к входам первой группы второго суммирующего блока, выходы первого и второго суммирующих блоков подключены к соответствующим входам третьего суммирующего блока, выходы 2о которого являются выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения бЫстродействия, в него введен четвертый суммирующий блок, причем к второй группе входов второго у суммйруккдего блока подключены выходы

59 8 блока вычисления кратного старших разрядов, выходы старших разрядов блока вычисления кратного младших разрядов подключены к входам третьей группы первого суммирующего блока, выходы младших разрядов регистра соединены с входами четвертого суммирующего блока, выходы младших разрядов блока вычисления кратного младших разрядов подключены к входам четвертого суммирующего блока соответственно, выходы которого подключены к соответствующим входам третьего суммирующего блока, вход логической единицы устройства подключен к соответствующему входу первого суммирующего блока и блока вычисления кратного младших разрядов.

Источники информации, принятые BD внимание при экспертизе

1. Самойленко В.И. Системы управле ния фазированными антенными решетками.

Известия ВУЗов Радиоэлектроника .

Т. 22, М 2, 1979, с. 3-17.

2. Авторское свидетельство СССР

М 758159, кл. Gj 06 Р 15120, 1978 (прототип) .