Устройство для отладки программ

 

Союз Совете»ик

Сои»апис т»чае»ик

Рвслубл»»

О Il И С А Н И Е ()980096

И ЗО6РЕТЕ Н ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6l ) Дополнительное к авт. саид-ву (22) Заявлено 17.04.81 (21) 3301644/18 54 с присоединением заявки М (53)М. Кл.

606 F 1 1/26 ЬеуднрвтпнниФ кв»нтет

СССР ю двм» изобретений и етнритнЯ (23) Приоритет

Опубликовано 07.12.82. Бюллетень № 45

Дата опубликования описания 07.12.82 (53) УДК681. . 3 (088.8) (72) Авторы изобретения

А. Г. Барсуков, А. И. Ильюшин и С. в (Vl ) Заявитель (54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАММ

Изобретение относится к вычислительной технике, в частности к устройствам регистрации результатов испытаний программ в цифровых системах обработки

P8HHblX, Создание многомашинных и просто больших вычислительных систем, разработка для таких систем достаточно громоздкого программного обеспечения выдвигают задачу повышения эффективности процесса отладки программ. Решение этой задачи может быть достигнуто путем развития и совершенствования программных и аппаратурных средств отладки при рациональном их сочетании. В последнее время развитию программных средств уделяется достаточно большое внимание и здесь имеются существенные результаты и успехи. В тоже время интерес к совершенствованию аппаратурных средств ЭВМ незаслуженно понижен и полученные достижения значительно скромнее. Однако ряд средств отладки принцишильно может быть реализован

2 только аппаратным способом, а в ряде случаев аппаратный способ реализашщ имеет сушественные преимущества перед программным. Более того, имеющиеся средства характеризуются ограниченны5 ми возможностями и не позволяют, например, получать информацию, необходимую для построения структуры анализируемой программы.

Известно устройство для отладки программ (патент Великобритании), содержащее буферную память в специализированной мини-ЭВМ 1) .

Недостатком данного устройства является отсутствие возможности сформировать структуру анализируемой программы по записям, полученным в результате измерений.

Известно устройство для трассировки

zo программ, содержащее буферную память, счетчик адреса.

Устройство функционирует в двух режимах работы и позволяет получать либо последние адреса реализуемых команд

3 98000 перехода, либо Всю последовательность адресов реализуемых команд перехода (2.), Недостатком данного устройства является отсутствие возможности сформировать структуру анализируемой программы по записям, полученным в результате трассировки.

Это обьясняется тем, что устройство не позволяет фиксировать в буферной.па- 10 мяти адреса, по которым осуществляется передача управления в анализируемой программе. Устройство не позволяет также фиксировать в буферной памяти адреса нереализуемых команд перехода и адреса, 15 по которым предполагалось ветвление программы в случае выполнения условия перехода.

Наиболее близким к предлагаемому по технической сущности и достигаемому результату является устройство для трассировки программ, содержащее блок памяти, регистр адреса контролируемой памяти, операционный регистр, регистр адреса инструкции, модификатор, первую группу элементов ИЛИ, первую и вторую группы элементов И, буферную память, причем группа информационных выходов контролируемой памяти соединена с группой информационных входов операционного ре- ЗО гистра, группа адресных выходов которого соединена с группой входов второй группы элементов И, группа адресных входов контролируемой памяти соединена с группой выходов регистра адреса конт35 ролируемой памяти, группа входов которого соединена с группой выходов первой группы элементов ИЛИ и с группой входов модификатора, группа выходов модификатора через регистр адреса инструкции соединена с группой входов первой группы элементов И, группы выходов первой и второй групп элементов

И соединены соответственно с первой и второй группами входов первой группы

45 элементов ИЛИ, входы первой и второй грутнч элементов И соединены соответственно с первым и вторым управляющими входами устройства.

Устройство функционирует в трех ре жимах. В первом режиме в буферной па50 мяти фиксируются адреса переходов, т.е, те адреса, куда передается управление.

Во втором режиме фиксируются в буферной памяти адреса, куда передается управление, а также адреса, откуда получено управление. Таким образом, фиксируются границы линейных участков программ. В третьем режиме регистрируется адрес

6 4 каждой выполняемой инструкции, т.е. в буферной памяти формируется трасса анализируемой программы. Следует отметить, что в третьем режиме в буферной памяти фиксируется наиболее полная информация о трассе программы, т.е. иэ нее можно извлечь информацию, получаемую при функционировании устройства как в первом, так и во втором режимах работы(3 .

Недостатком данного устройства является отсутствие возможности сформировать структуру анализируемой программы по записям, полученным в результате трассировки.

Это объясняется тем, что устройство не позволяет фиксировать в буферной па.мяти адреса нереализуемых команд. перехода и адреса, по которым предполагалось ветвление программы в случае выполнения условия перехода.

Ilesü изобретения — расширение функциональных возможностей за счет запоминания адресов нереализуемых команд перехода и адреса, по которому осуществляется ветвление программы при выполнении перехода.

Поставленная цель достигается тем, что в устройство для отладки программ, содержащее блок памяти, регистр адреса, операционный регистр, регистр адреса инструкции, сумматор, первую группу элементов ИЛИ, первую и вторую группы элементов И, блок буферной памяти, причем группа информационных выходов блока памяти соединена с группой информационных входов операционного регистра, информационный выход регистра адреса инструкции соединена с первыми вводами элементов И первой группы, выходы кото« рых соединены с первыми входами эле.ментов ИЛИ первой группы, выходы элементов ИЛИ первой группы соединены с входами сумматора и с входами регистра адреса, информационные выходы которого соединены с группой адресных -входов блока памяти, выходы сумматора соединены с группой информационных входов ре гистра инструкции, первая группа информационных выходов операционного регистра соединена с первыми входами элементов И второй группы, выходы которых соединены со вторыми входами элементов

ИЛИ первой группы, вторые входы элементов И первой и второй групп соединены соответственно с первым и вторым входами передачи очередного адреса устройства, в устройство введены регистр кода операции, схема сравнения, третья и четвертая группы элементов И, первый и вто5 980 рой элемент ИЛИ, вторая группа элементов ИЛИ, элемент задержки, счетчик адреса и триггер, причем группа информационных входов устройства соединена с группой информационных входов регистра кода операции, группа информационных выходов которого соединена с первой груп< пой входов схемы сравнения, вторая группа выходов операционного регистра соединена. со второй группой входов схемы 10 сравнения, выход которого подключен к первому входу первого элемента ИЛИ и входу элемента задержки, вход выборки инструкции устройства соединен со вторым входом первого элемента ИЛИ, выход которого соединен со вторыми входами элементов И третьей группы и с первым входом второго элемента ИЛИ, выход которого подключен к сч< тному входу счетчика адреса, выход переполнения и информационные выходы счетчика адреса соединены соответственно, со счетным входом триггера с адресным входом буферного блока памяти, группа информационных выходов которого является груп- 5 пой выходов устройства, выход триггера соединен с управляюшим входом блока буферной памяти, выход переполнения счетчика адреса является управляюшим выходом устройства, выход элемента 30 задержки соединен со вторым входом второго элемента ИЛИ и с первыми входами элементов И четвертой группы, выходы которых соединены с первой группой входов элементов ИЛИ второй группы з выходы элементов И третьей группы соединены со вторыми входами элементов

ИЛИ второй группы, выходы которых соединены с группой информационных входов буферного блока памяти, первая 4о группа выходов регистра адреса и первая группа информационных выходов операционного регистра соединены соответственно со вторыми входами элементов И третьей и четвертой групп соответствен- 45 но, установочный вход устройства соединен с третьим входом второго элемента ИЛИ.

Прежце чем описать работу устройства в различных режимах, определим на.значение отдельных элементов предлагаемого устройства. Устройство включает блок памяти, в котором хранится анализируемая программа. Адресуется память

S5 посредством регистра адреса контролируемой памяти. В исходном состоянии ин струкция, прочитанная из ячейки памяти по адресу, находяшемуся в регистре ад096 6 реса, находится в операционном регистре, где временно запоминается для последуюшей обработки. В последствии адресная часть инструкции через группу адресных выходов операционного регистра, вторую группу элементов И, первую группу элементов ИЛИ, может быть использована для переадресации контролируемой памяти и выборки следуюшей инструкции. Посредством сумматора происходит увеличение значения адреса инструкции на единицу и таким образом осушествляется выборка следуюшей инструкции из смежной области контролируемой пак:яти. Адрес инструкции из сумматора может быть передан через регистр адреса инструкции, первую группу элементов И, первую группу элементов, ИЛИ на регистр адреса блока памяти. В зависимости от кода условия ЭВМ вырабатывает сигнал либо по первому, либо по второму управляюшему входу устройства, в результате чего соответственно происходит выборка очередной инструкции на операционный регистр либо из смежной области контролируемой памяти, либо по адресу, храняшемуся в адресной части обрабатываемой инструкции. Счетчик адреса обеспечивает адресацию к буферной памяти, которая предназначена для хранения адресов инструкций. Порядок фиксации адресов определяется режимбм функционирования устройства.

Введение новых элементов в устройство для трассировки программ обеспечивает работу предлагаемого устройства в двух режимах. Первый режим работы аналогичен третьему режиму работы устройства, выбранного в качестве прототипа. В этом режиме в буферной памяти фиксируется наиболее полная информация о трассе программы, т.е. из нее можно извлечь информашпо, получаемую при функционировании устройства, выбранного в качестве прототипа, как в первом так и во втором режимах работы.

Второй режим работы обеспечивает фиксацию в буферной памяти как адресов всех команд перехода, встречаюшихся в процессе выполнения анализируемой программы, так и адресов, по которым предполагалось ветвление программы в случае выполнения условия перехода.

Этой информации достаточно для того, чтобы построить структуру анализируемой программы.

Кроме того, введение новых элементов в устройство для трассировки про7 9800 грамм позволяет осуществить сохранение текущей трассы при заполнении буферного устройства s процессе анализа программ посредством пррезаписи содержимого буферного устройства (буферной памяти) иа внешний носитель.

На фиг. 1 приведена структурная czeма устройства для отладки программ; на. фиг. 2 - пример последовательности выполнения команд анализируемых программ; на фиг. 3 — пример заполнения буферной памяти в различных режимах работы устройства.

Устройство для трассировки программ содержит блок 1 памяти, регистр 2 адре- 15 са, операционный регистр 3, регистр 4 адреса инструкции, сумматор 5, первую группу 6 элементов ИЛИ, первую 7 и вторую 8 группы элементов И, блок 9 буферной памяти, регистр 10 кода опера- 20 ции, схему ll сравнения, третью 12 и четвертую 13 группы элементов И, первый элемент ИЛИ 14, вторую группу 15 элементов ИЛИ, элемент 16 задержки, второй элемент ИЛИ 17, счетчик 18 ад- 25 реса, триггер 19, первый 20 и второй

21 входы передачи, вход 22 очередного адреса и выборки инструкции,устайовочный". и управляющий входы 23 устройства, группу 24 входов устройства, управляю- Зо щий выход 25 устройства группу 26 выходов устройства.

Группа информационных выходов блока 1 памяти соединена с группой информационных входов операционного регист» ра 3. Группа адресных выходов операционного регистра 3 соединена с группой входов второй группы 8 элементов И и с группой входов четвертой группы 13 4, элементов И. Группа выходов четвертой группы 13 элементов И соединена с первой группой входов второй группы 15 элементов ИЛИ, группа выходов которой соединена с группой информационных входов буферной памяти 9. Группа выходов второй группы 8 элементов И соединена со второй группой входов первой группы 6 элементов ИЛИ, группа выходов которой соединена с группой входов сумматора 5 и с группой входов регистра

2 адреса контролируемой памяти. Группа выходов регистра 2 адреса соединена с группой адресных входов блока 1 памяти и с группой входов третьей группы

l2 элементов И, группа выходов которой соединена со второй группой входов второй группы 15 элементов ИЛИ. Группа выходов сумматора 5 через регистр

96, 8

4 адреса инструкции соединена с групI пой входов. первой группы 7 элементов

И, группа выходов которой соединена с первой группой входов первой группы 6 элементов ИЛИ. Первый 20 и второй 21 входы устройства подключены соответственно к входам первой группы 7 и второй группы 8 элементов И. Группа операционных выходов операционного регистра

3 соединена со второй группой входов схемы 11 сравнения, выход которой подключен к первому входу первого элемента ИЛИ 14 и к входу элемента 16 задержки. Выход элемента 16 задержки подключен к входу четвертой группы 13 элементов И и ко второму входу второ.го элемента ИЛИ. Выход первого элемента ИЛИ 14 подключен к входу третьей группы 12 элементов И и к первому входу второго элемента ИЛИ 17, выход которого подключен к входу счетчика 18 адреса и к четвертому 23 управляющему входу устройства. Второй вход первого элемента ИЛИ 14 подключен к входу 22 устройства. Группа выходов счетчика 18 адреса соединена с группой адресных входов буферной памяти 9, группа выходов которой соединена с группой 26 выходов устройства. Выход счетчика 18 адреса подключен к управляющему выходу 25 устройства и к счетному входу триггера 19, единичный выход которого подключен к входу буферной памяти 9. Группа 24 входов устройства соединена с группой входов регистра 10 кода операции, группа выходов которого соединена с первой группой входов схемы 11 сравнения.

Устройство работает следующим образом.

При работе устройства в первом режиме — режиме регистрации адресов всех выполняемых инструкций — из ЭВМ по входу 22 устройства поступают сигналы, следующие с частотой выборки инструкций из блока 1 памяти. Первый управляющий сигнал, поступивший на третий 22 управлявший вход устройства проходит через первый элемент ИЛИ 14 и поступает как на разрешающий. вход третьей группы 12 элементов И, так и,через второй элемент ИЛИ 17 на вход счетчика

18. Код адреса, хранящийся s этот момент времени в регистре адреса 2 контролируемой памяти, проходит через третью группу 12 элементов И, вторую группу

15 элементов ИЛИ и фиксируется в первой ячейке блока 9 буферной памяти.

После считывания адреса анализируемой программы иэ последней ячейки блока 9 буферной очередной сигнал, поступающий по входу 23 устройства, обнуляет счетчик 18 адреса, а импульс сквозного переноса проходит с выхода счетчика 18 адреса на управляющий выход 2S устройства и поступает в ЭВМ. Одновременно он поступает на счетный вход триг» гера 19. С единичного выхода триггера

19 снимается потенциал, который переводит буферную память 9 в режим "Запись °

Получив сигнал с управляющего выхода

25 устройства, ЭВМ возобновляет гвнерашпо сигналов по первому 20, второмф

21 входам 22 устройства в описанной выше последовательности.

При работе устройства во втором режиме - режиме регистрации данных о структуре анализируемой программысигналы по третьему управляющему входу 22 в устройство не поступают. По группе входов 24 устройства из ЭВМ в регистр 10 кода операции поступает код инструкции перехода. Порядок выборки инструкций из контролируемой памяти.9 9800

Затем происходит увеличение содержимго счетчика 18 на единицу. Одновременно с модификацией содержимого счетчика

18 адреса из ЭВМ поступает сигнал либо по первому 20, либо по второму 21 5 входу устройства, предназначенный для передачи .в регистр 2 адреса очередного адреса анализируемой программы. По этому адресу из контролируемой памяти

1 на операционный регистр 3 выбирает- 10 ся очередная инструкция. Затем вновь из ЭВМ поступает сигнал по третьему

22 управляющему входу устройства, который обеспечивает запись во вторую ячейку блока 9 памяти, хранящегося в реги- 15 стре адреса и модификацию на единицу содержимого счетчика 18 адреса.

Процесс заполнения блока 9 буферной памяти показан на фиг. 3. Анализируемая программа начинает выполняться с перво- 20

ro адреса Ml основной программы. На фиг. 2 каждый квадратик обозначает один адрес. Основная программа выполняется без ветвления вплоть до инструкции с адресом М4. Эта инструкция - ин- 25 струкция условного перехода. Однако условие перехода не было выполнено, поэтому управление передалось команде М5.

Далее основная программа выполняется вплоть до инструкции с адресом М8, ко- 30 торая является очередной инструкцией

: передачи управления, но ее условие, в противоположность инструкции с адресом

М4, — выполняется. Поэтому после того, как в блоке 9 буферной памяти будет зафиксирована последовательность адресов с Мl до М8, следующим фиксируется адрес перехода 6 1. Основная программа прекращается, управление передается вызываемой программе по адресу 40

1. Далее вызываемая программа выполняется непрерывно до инструкции S4 которая снова является инструкцией условного перехода, в которой условие перехода выполнилось. Как показано на фиг. 2, вызываемая программа переходит на команду с адресом 57. Затем вызываемая программа выполняется до своего конца и передает управление в основную программу в то место, в котором основная программа была первоначально прервана. Таким образом, вызывае .мая программа передает управление в основную программу по адресу М 9. С этой инструкции продолжается непрерыв55 ное выполнение основной программы вплоть доппоследней инструкции М 16.

Итак, в первом режиме работы устройства в блок 9 буферной памяти фиксируются

96 10 адреса всех последовательно выполняющихся инструкций.

После записи адреса анализируемой программы в последнюю ячейку блока 9 буферной памяти счетчик 18 адреса об нуляется, а импульс сквозного переноса проходит с выхода счетчика 18 адреса на управляющий выход 25 устройства и поступает в ЭВМ. Одновременно он поступает на счетный вход триггера 19.

На единичном выходе триггера 19 вырабатывается потенциал, который переводит блок 9 буферной памяти в режим Чтение . Получив сигнал с управляющего выхода 25 устройства, ЭВМ прекращает генерацию сигналов по первому 20, второму 21 и входу 22 устройства и начинает вырабатывать сигналы, которые по входу 23 устройства через второй элемент ИЛИ 17 поступают на вход счетчика 18 адреса. На группе выходов

26 устройства вырабатывается информация, считываемая из блока 9 буферной памяти, которая поступает в ЭВМ для хранения и обработки. Частота появления кодов адресов на группе выходов 26 устйства соответствует частоте поступления сйгналов по входу 23 устройства. Таким образом, содержимое блока 9 буферной памяти устройства для трассировки программ переписывается в память ЭВМ.

11 980096 12 первом режиме ра- Во втором режиме работы устройства в буферную память записываются как адрена операционный ре- са всех команд перехода, встречающихся струкции код опера- в процессе выполнения анализируемой ет с кодом операции, s программы, так и адреса, по которым тре 10 кода операции, предполагается ветвление программы в слувырабатывает сиг- чае выполнения условия перехода. По реает на первый эле- зультатам работы устройства во втором мент 16 задержки. режиме работы можно построить струклемента ИЛИ 14 сигнал|О туру анализируемой программы. ретьей группы 12 амым обеспечивая Кроме того устройство для трассировн о и п а м я т и ад к и п р о р ам м п о з в о е n р и н е о б х од и м ти сохранить текущую трассу посредстехода, в регистре реса 15 вом перез иси содер" ю ого з ""е и и „ го буферного устройства на внешний носитель.

1 такой же, как и в боты устройства.

При поступлении гистр 3 очередной ин ции которой совпада хранящемся в регис схема 11 сравнения нал, который поступ мент ИЛИ 14 и эле

С выхода первого э поступает на вход т элементов И, тем с фиксацию в блоке 9 реса инструкции пер в момент фиксации. блока 2 памяти. Ув счетчика 18 адреса на единицу происходит после записи адреса инструкции перехода в блок 9 буферной памяти сигналом, поступающим с выхода первого момента рр

ИЛИ 14 через второй. элемент ИЛИ 17 на вход счетчика 18 адреса. Тем самым определяется смежная область блока 9 буферной памяти для записи следующего адреса. 25

Сигнал с выхода элемента 1 6 задержки поступает на вход четвертой группы 13 элементов И, обеспечивая фиксацию в буферной памяти 9 адреса перехода инструкции передачи управления храняшегося на время выполнения инструкции в операционном регистре 3. Затем осуществляется увеличение содержимого счетчика 18 адреса на единицу сигналом, поступаюшим с выхода элемейта 16 задержки через второй элемент ИЛИ 17 на вход счетчика 18 адреса. В результате этого подготавливается адрес буферной памяти

9 для записи следующего адреса.

При несовпадении кода операциии вь: — 4, полняемой инструкции с кодом, хранящемся в регистре 10 кода операции, схема

11 сравнения сигнал не вырабатывает.

Таким образом, в блок 9 буферной,памяти фиксируются последовательно в смеж45 ных областях памяти адрес инструкции перехода и адрес перехода (независимо от выполнения условия перехода). Дальнейшая работа устройства во втором режиме аналогична работе устройства в первом режиме (фиг. 2,3). Таким образом, 50 устройство для трассировки программ функционирует в двух режимах. В первом режиме работы устройства для определения хода вычислительного, процесса в блоке 9 буферной памяти фиксируются все адреса последовательности выполняющихся команц анализируемой программы.

Формула изобретения

Устройство для отладки программ, содержащее блок памяти, регистр адреса, операционный регистр, регистр адреса инструкции, сумматор, первую группу элементов ИЛИ, первую и вторую группы элементов И, блок буферной памяти, причем группа информационных выходов блока памяти соединена с группой информационных входов операционного регистра, информационный выход регистра адреса инструкции соединен с первыми входами элементов И первой группы, выходы которых соединены с первыми входами элементов ИЛИ первой группы, выходы элементов ИЛИ первой группы соединены с входами сумматора и с входами регистра адреса, информационные выходы которого соединены с группой адресных входов блока памяти, выходы сумматора соединены с. группой информационных входов регистра инструкции, первая группа информационных выходов операционного регистра соединена с первыми входами элементов И второй группы, выходы которых, соединены со вторыми входами элементов

ИЛИ, первой группы, вторые входы элементов И первой и второй групп соединены соответственно с первым и вторым входами передачи очередного адреса устройства, о т л и ч а ю ш.е е с я тем, что, с целью расширения функциональных возможностей устройства за счет запоминания адресов нереализуемых команд перехода и адреса, по которому осуществляется ветвление программы при выполнении перехода, в устройство введены регистр кода операций, схема сравнения, третья и четвертая группы элементов И, 13 9800 первый и второй элементы ИЛИ, вторая группа элементов ИЛИ, элемент задержки, счетчик адреса и триггер, причем группа информационных входов устройства соединена с группой информационных нходов регистра кода операции, группа информационных выходов которого соединена с первой группой входов схемы сравнения, вторая группа выходов операционного ре-, гистра соединена со второй группой вхо- 1о дов схемы сравнения, выход которой подключен к первому входу первого элемента ИЛИ и входу элемента задержки, вход выборки инструкции устройства соединен со вторым входом первого элемента ИЛИ, 1 выход которого соединен со вторыми входами элементов И третьей группы и с первым входом второго элемента ИЛИ, выход которого подключен к счетному входу счетчика адреса, выход переполне- щ ния и информационные выходы счетчика адреса соединены соответственно со счетным входом триггера и с адресным входом буферного блока памяти, группа информационных выходов которого являет- g5 ся группой выходов устройства, выход триггера соединен с управляющим входом блока буферной памяти, выход переполнения счетчика адреса является управляюшнм входом устройства, выход эле- . 3Q мента задержки соединен со вторым вхо96 14 дом второго элемента ИЛИ и с первыми входами элементов И четвертой группы, выходы которых соединены с первой группой входов элементов ИЛИ второй группы, выходы элементов И третьей группы соединены со вторыми входами элементов ИЛИ второй группы, выходы которых соединены с группой информационных входов буферного блока памяти, первая группа выходов регистра адреса н первая группа информационных выходов операционного регистра соединены соответственно со вторыми входами элементов И третьей и четвертой групп соответственно, установочный вход устройства соединен с третьим входом второго элемента ИЛИ.

Источники информации, принятые во внимание при экспертизе

1. Патент Великобритании № 1436428, кл. 606 F 11/06, 1973.

2. Фараджев В. А. и др. Комплекс аппаратных средств ЭВМ для отладки программ реального времени. - УСИМ, 1980, № 1, с. 49-51.

3. Патент Великобритании № 1441444, кл. GO6F 11/00, 1973 (прототип) .

980096

ФаЛ

Составитель И, Сигалов

Редактор Н. Стащишина Техред A,Бабинец Корректор МЛемчик

Заказ 9361/39 Тираж 731 Поди исиое

ВНИИПИ Государственнот о комитета СССР по делам изобретений и открытий

113035, Москва, Ж36, Раушская наб., д. 4;/5

Филиал ППП "Патент", г, Ужгород, ул. Проектная, 4