Делитель частоты следования импульсов с переменным коэффициентом деления

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

«i>980291 (63) Дополнительное к авт. свид-ву— (22) Заявлено14.01. 81 (21) 3275240/18-21 (51) М. Кп. с присоединением заявки ¹ (23) Приоритет

Н 03 К 23/00

Государственный комитет

СССР но делам изобретений и открытий (ЩУДК 621.374..44(088.8) Опубликовано 07.12.82. Бюллетень ¹ 45

Дата опубликования описания 07.12.82 (72) Автор изобретения

В.С. Ляшенко (71) Заявитель (54) ДЕЛИТЕЛЬ ЧЛСтотц СЛЕДОВЛНИЯ ИмпульСОВ

С ПЕРЕМЕННЫМ КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ

Изобретение относится к импульсной технике и может быть использовано в устройствах синхронизации и управления памятью.

Известен делитель частоты следования импульсов с коэффициентом пересчета неравным 2, содержащий счетчик импульсов, дешифратор, RS-триггер, элемент Й-НЕ на входе счетчика тО импульсов и инвертор на выходе триггера (1).

Недостатком этого делителя частоты является низкое быстродействие, которое зависит не только от быстродействия цепи обратной связи дешиф-ратора, RS-триггера, инвертора, но и от быстродействия всего счетчика.

Последнее обстоятельсто снижает быстродействие делителя с увеличением числа разрядов счетчика.

Наиболее близким к изобретению является делитель частоты следования импульсов с переменным коэффициентом деления, содержащий счетчик импульсов, выходы которого соединены с входами дешифратора, элемент И-НЕ, первый вход которого подключен к входной шине, а выход — к входу счетчика импульсов, RS-триггер, один вход которого подключен к выходу дешифратора. а другой — к входйой шине, инвертор, вход которого подключен к выходу

RS-триггера, и дополнительные элементы И-НЕ, к первой группе входов которых подключен выход инвертора, к второй — шины соответствующих разрядов параллельного кода коэффициента пересчета, а к выходам — входы сброса в нуль соответствующих разрядов счетчика импульсов, причем вход инвертора подключен к второму входу элемента И-HE третий вход которого подключен к выходу дешифратора (2).

Недостаток известного делителя частоты — ограниченное быстродействие в результате включения в цепь обратной связи RS-триггера и элемента И-НЕ, время переключения которых и ограничивает его быстродействие.

Цель изобретения — повышение быстродействия делителя.

Укаэанная цель достигается тем, что вделитель частоты след->эания импульсов с переменным коэф4кциентом деления, содержащий счетчик . мпульсо компаратор, дешифратор и эл нт И, введены формирователь импульс и элемент задержки, вход которог ° соединен с выходом дешифратора и уетано вочным входом счетчика импульсов, 980291 а выход,-. с первым входом элемента И, второй вход которого соединен с выходом формирователя импульсов и счетным входом счетчика импульсов, а выход - с первым входом дешифратора, остальные входы которого соединены с соответствующими выходами компаратора, первые входы которого соединены с разрядными выходами счетчика импульсов, а вторые входы †с шинами кода деления. 10

На фиг. 1 представлена структурная схема предлагаемого делителя частоты1 на фиг. 2 и 3 - временные диаграммы, поясняющие его работу при коэффициенте деления, равном 2. 15

Делитель содержит формирователь 1 импульсов, синхронный счетчик 2 импульсов, элемент И 3, компаратор 4, выполненный на элементах И-НЕ, дешифратор 5 с установкой, реализующийся 20 на многовходовых элементах ИЛИ и И-НЕ выход которого соединен с входом этого элемента ИЛИ, на второй вход которого подается сигнал установки, и элемент б задержки. 5

Сигнал установки в работе делителя участия не принимает. Он служит либо для принудительной остановки делителя, либо для установки в ноль счетчика 2 при начальном включении до подачи входных импульсов.

Счетчик 2 работает в двух режимах: деление входных импульсов, частота которых меньше максимальной частоты деления, и деление входных импульсов, частота которых равна максимальной частоте деления.

Делитель частоты следования импуль. сов работает следующим образом.

На счетчик 2 с формирователя 1 по-40 ступают отрицательные импульсы (фиг. 2а): Счетчик 2 срабатывает от перепада из 0 в 1 . В начальном состоянии подается положительный импульс на вход установки и счетчик 2 45 сбрасывается в 0, а на компаратор

4 подается код деления, который определяет коэффициент деления (КД)

КД = К+ 1, 50 где К вЂ” двоичный код.

При этом на всех выходах элементов

И-HE компаратора 4, за исключением выхода, соответствующего первому разряду, устанавливается 0, а на выходе первого разряда — 1 .

После прохождения первого импульса первый разряд счетчика 2 перебрасывается (фиг. 2б) через t „ - время срабатывания счетчика по счетному входу — и на выходе первого разряда компаратора 4 появляется через время срабатывания компаратора— ноль (фиг. 2в). При появлении вто рого импульса первый разряд счетчика

2 через элемент 3 поступает на дешиф- 65 ратор 5 с задержкой t (фиг. 2д), дешифрнруется и с задержкой t „ — ape менем срабатывания дешифратора - поступает на сброс счетчика 2 и на вход элемента 3 (фиг. 2г), считая, что

Т д =0. После сброса счетчика 2 (время Е(t „) схема готова к следующему импульсу. Последовательность импульсов (фиг. 2г) является последовательностью с необходимым коэффициентом деления.

Для нормальной работы данного делителя необходимо подавать входные импульсы определенной длительности.

Это связано с тем, что длительность импульса сброса должна закончиться позже или одновременно с перепадом из нуля в единицу второго входного импульса, так как в противном случае счетчик 2 сбрасывается и сразу срабатывает от этого перепада.

Импульс сброса образуется из второго входного импульса при появлении на выходе компаратора 4 нуля (фиг. 2в) и его длительность равна т 5РосО 2-(5 эцд

Длительность импульса можно регули ровать с помощью линии задержки, состоящей из одного илн нескольких элементов И.

Длительность входного импульса, следовательно, должна быть меньше и равна сумме задержек „Ь, 16 +4 +й „ -С и Ъ - Ь а- 4 зад

Так как входной второй импульс проходит через элемент 3 с задержкой (фиг. 2д), дешифратор 5 с задержкой „ (фиг. 2г) формирует на выходе элемента 3 длительность импульса сбро са через tg T Гьр*. Через время задержки дешифратора 5 . импульс сброса обрывается (фиг. 2г).. Следовательно, ги 2 (Ф, Ь Е „) + 1 зад

Рассмотрим работу делителя при работе на максимальной частоте.

Ф

Для нормальной работы делителями„ должно быть минимально, при котороМ возможна нормальная работа выбранной серии микросхем.

Допустим что длительность входных импульсов равна или меньше времени срабатывания счетчика 2. После перепада из . нуля в единицу от первого импульса через (,(срабатывает первый разряд счетчика 2 (фиг.3a,б) и на выходе компаратора 4 через появляется нуль (фиг. Зв).. Второй входной импульс, пройдя через элемент 3 с задержкой з(фиг. Зд), попадает на дешифратор 5 и формирует

980291 импульс сброса с задержкой .((фиг.Зг)

От импульса сброса счетчик 2 через сбрасывается (фиг. Зб) и затем через t устанавливается единица

K на выходе компаратора 4. При увеличении частоты третий импульс (фиг. За), пройдя через элемент 3 (фиг. Зд), может совпасть с временем отработки компаратора 4 (фиг. Зд,в) и образуется второй импульс сброса(показан на фиг. Зг пунктиром), который вызывает дополнительный сброс делителя.

Поэтому, подав импульс сброса на элемент 3, запрещается прохождение третьего импульса на сброс до момента установки компаратора 4. Время за- 15 прещения регулируется С . Тем самым в момент прихода третьего импульса делитель еще подготавливается к работе. Следовательно, минимальный период входных импуль"ов равен 20

2Т=1 + 1 „+ +g

1 где 5и — длительность импульсов сброса и 25

Счетчик 2 срабатывает от перепада из нуля в единицу с за- Я держкой „ < (фиг. 3а.б) и с задержкой

t срабатйвает компаратор 4(фиг.Зб,в).

Сйгнал с компаратора 4 и второй импульс, который проходит через элемент

3(фиг. Зд), поступает на дешифратор З5

5 и с задержкой tgq(фиг. Зг) появляется импульс сброса, который проходит через элемент 6 сЧ; . Элемент 3 и дешифратор 5 обрываются. В случае, если длительность входных импульсов 4„ меньше времени задержек, то импульс сброса равен длительности входных импульсов. Следовательно, минимальный период входных импульсов равен к 4t<+t +, „+t г

Таким образом, предлагаемый делитель частоты отличается высоким быстродействием.

Формула изобретения

Делитель частоты следования импульсов с переменным коэффициентом деления, содержащий счетчик импульсов, компаратор, дешифратор и элемент И, отличающийся тем, что, с целью повышения быстродействия, в него введены формирователь импульсов и элемент задержки, вход которого сое. динен с выходом дешифратора и установочным входом счетчика импульсов, а выход — с первым входом элемента И, второй вход которого соединен с выходом формирователя импульсов и счетным входом счетчика импульсов, а выход — с первым входом дешифратора, остальные входы которого соединены с соответствующими выходами компаратора, первые входы которого соединены с разрядными выходами счетчика импульсов, а вторые входы - < ьинами кода деления.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 510785, кл. Н 03 К 23/00, 1973.

2. Авторское свидетельство СССР

Р 696609, кл. Н 03 К 23/00, 1977.

980291

Ф 2

Закаэ 9381/48

Тираж 959 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4

Составитель О. Кружилина

Редактор M. Рачкулинец Техред А.Ач Корректор М. Шароши