Устройство для умножения п-разрядных чисел

 

Союз Советских

Социалистических

Республик

О П И С А Н И Е < 985783

ИЗОВГИтвн ИЯ ""

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свил-ву (22)Заявлено 23.07.81 (21) 3321307/18-24 (5) ) Я. Кд.

С 06 F 7/52 с присоелинением заявки Ж

Гооударстмнный квинтет (23) Приоритет по делэм изобретеннй н открытнй

Опубликовано 30.12.82 Бюллетень № 48 (53) /ДК 681 325 (088.8) Дата опубликования описания 30.12.82 т

, trb .Г . ь . (72) Авторы изобретения

Л.Г.Лопато н А.А.Шостак (71) Заявитель

Минский радиотехнический институт (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ П -РАЗРЯДНЫХ

ЧИСЕЛ

Изобретение относится к автоматике

I и вычислительной технике и может быть использовано при разработке быстродействующих ус:тройств умножения асинхронного типа.

Известно устройство для умножения

П -разрядных чисел, содержащее и-раз» рядные регистры множимого, множителя и результата,2п-разрядный сумматор и блок управления (1 ).

1о

Недостатком известного устройства является низкое быстродействие.

Известно устройство для умножения и -разрядных чисел, содержащее и -разрядные регистры множимого и множителя, 2п-разрядный сумматор, матрицу из и элементов И, блок элементов ИЛИ, по два элемента И для каждого разряда регистра множителя 2).

Недостатками данного устройства яв» го ляются разрушение информации в регист ре множителя в процессе умножения и невысокое быстродействие.

Наиболее близким к предлагаемому по технической сущности является устройство для умножения П -разрядных чисел, содержащее и -разрядный регистр множимого, и -разрядный регистр множителя, (2п -1 )-разрядный накапливающий сумматор, матрицу из п2элементов И, пер вый (2n-3}-разрядный блок элементов

ИЛИ, второй и -разрядный блок элеметьтов ИЛИ и и-разрядный блок элементов

И, причем выходы регистра множтвмого соответственно соединены с первой группой входов матрицы элементов И, ытходы (2,...2п -3)-го разрядов которой соединены с соответствующтвми входами, элементов ИЛИ первого блока элементов

ИЛИ, выходы элементов ИЛИ первого блока элементов ИЛИ соответственно со единены с (2,...,2п 3)-ем входными раэ рядами накапливающего сумматора, первый и (2п-1)-ый входные разряды которого соответственно соединены с первыми и с п1-м выходами матрицы эле ментов И, вторая группа входов матрицы

3 985 .::йаментов И соответственно соединена с выходами элементов И блока элементов И, первые входы которых соответст»венно соединены с прямыми выходами регистра множителя (3 ).

Недостатком известного устройства является его относительно низкое быстрОдействие.

1О

Цель изобретения — повышение быстро- 1 действия устройства.

Поставленная цель достигается тем, что в устройство для умножения н -разрядных чисел, содержащее rl -разрядный регистр множимэго, tl -разрядный регистр множителя, (2я -1)-разрядный накапливающий сумматор, матрицу из п2 элементов И, первый (2 и-3)-разрядный блок элементов ИЛИ, второй п -разрядный блок элементов ИЛИ и rt -разрядный блок

20 элементов И, причем выходы регистра мнэжимэгэ соответственно соединены с первой группой входов матрицы элементов И, выходы (2,...,2n-3)-го разрядов которой соединены с соответствующими

25 входами элементов ИЛИ первого блока элементов ИЛИ, выходы элементов ИЛИ первого блока элементов ИЛИ соответственно соединены с (2,...,2п — 3)-м входными разрядами накапливающего сумма30 тора, первый (2п -1)-й входные разряды которого сээтветственно соединены с первым и и -и выходами матрицы эле2 ментов И, вторая группа входов матрицы элементов И соответственно соединена с выходами элементов И блока элементов

И, первые входы которых соответственно соединены с прямыми выходами регистра множителя,: введены и -разрядный буферный регистр и и-разрядный комбинационный сумматор, причем прямые . выходы буферного регистра соответственно соединены с первыми входами элементов ИЛИ второго блэка элементов ИЛИ, вторые входы которых соответственно ссединены с инверсными выходами регист-"5

pQ множителя, а выходы соответственBD соединены с входами комбинационного сумматоре, выходы комбинационного сум— матэра соответственно соединены с вторыми входами элементов И блока элементов И, третьи входы которых объединены и соединены с шиной синхронизации устройства, которая соединена с входом разрешения записи буферного регистра и с управляющим Входом накапливающего ss сумматора, вход переноса комбинационного сумматора является управлякицнм вхоДОМ устройства, Выход переноса комбин ционного сумматора является выходом индикации окончания операции умножения, выходы элементов И блока элементов И соответственно соединены с разрядными входами буферного регистра.

На чертеже изображена структурная схема устройства для умножения и -разрядных чисел.

Устройство для умножения n -раарааных чисел содержит и -разряный регистр

1 множимого, и -разрядный регистр 2 множителя, (2n -l )-разрядный накапливающий сумматор 3, матрицу 4 из гР элементов И 5, первый (2 и -3)-разрядный блок 6 элементов ИЛИ 7, второй и -разрядный блок 8 элементов ИЛИ 9, и -разрядный блок 10 элементов И 11, и -разрядный буферный регистр 12, празрядный комбинационный сумматор 13, шину 14 синхронизации, управляющий вход 15 и выход 16 индикации окончания операции умножении, причем выходы регистра 1 множимого соответственно соединены с первой группой входов матрицы

4 элементов И 5, Выходы (2,...,2о-3)го разрядов которой соединены с соотг ветствуюшими входами элементов ИЛИ 7 первого блока 6 элементов ИЛИ 7, выходы элементов ИЛИ 7 первого блока 6 элементов ИЛИ 7 соответственно соединены с (2,,2п -3)-м входными разрядами накапливающего сумматора 3, первый (2n-1)-ый входные разряды которого соответственно соединены с первым и и -м выходами матрицы 4 элементов

И 5, вторая группа входов матрицы 4 элементов И 5 соответственно соединена с выходами элементов И ll блока

10 элементов И 11, первые входы которых соответственно соединены с прямыми выходами регистра 2 множителя, вторые входы соответственно соединены с выходами комбинационного сумматора 13, а третьи входы объединены и соединены с шиной 14 синхронизации устройства, прямые выходы буферного регистра 12 соответственно соединены с первыми вхо+ дами элементов ИЛИ 9 второго блока 8 элементов ИЛИ 9, вторые входы кото рых соответственно соединены с waepoными выходами регистра 2 множителя, а выходы соответственно соединены с входами комбинационного сумматора 13, шина 14 синхронизации устройства соединена с входом разрешения записи буферного регистра 12 и с управляющим

ВхОДОм накапливающего сумматора 3, управляющий вход 15 устройства соедин

83 6 изведения в накапливающем сумматоре 3, в комбинационном сумматоре 13 формируется результат СЖ.4СЗC С 1 111+

4 3 2 1

+0001=0000 и возникает перенос Се „,=1. выходе 1 6 устройства присутствует сигнал, который означает окончание операции умножения чисел. Таким образом,в рассмотренном примере умноже. ние чисел выполнено s два такта, причем длительность такта(временной интервал

„ между двумя последоват ельными синхроимпульсами, поступающими на шину 14 устрой ства) определяется временем суммирования и -разрядных чисел в накапливающем сумматоре 3, так как прибавление единицы к младшему разряду и --разрядного числа, поступающего на вход комбинационного сумматора 13, может быть организовано более быстро, чем суммироваwe n -разрядных чисел в накапливающем сумматоре 3.

Итак, среднее время умножения двух и -разрядных чисел в предлагаемом устройстве составляет величину

tl сР Z с м

Увеличение быстродействия предлагаемого устройства в сравнении с прототипом достигнуто за счет исключения из общего времени умножения составляющей

2n V, определяющей задержку сигнала на

Yl элементах ИЛИ второго блока элементов ИЛИ и и элементах И первого (.второго) блока элементов И, управляю щего выборкой соответствующим образом сдвинутого множнмого. В предлагаемом устройстве формирование такого управляющего сигнала фактически производится одновременно с суммированием очередно

ro частичного произведения в накаплива ющем сумматоре.

Формула изобретения

Устройство для умножения и -paepsaных чисел, содержащее и -разрядный регистр множимого, ь -разрядный регистр множителя, (2 -1 )-разрядный накапливающий сумматор, матрицу из nРэлементов И, первый (2п -3)-разрядный блок элементов ИЛИ, второй и -разрядный блок элементов ИЛИ и и -paapsaIsIR блок элементов И, причем выходЫ регистра множимого соответственно соединены с первой группой входов матрицы элементов

И, выходы (2,...,2h -3)»го разрядов кэ5 9&87 нен с входом переноса комбинационного сумматора 1 3, выход переноса которогосоединен с выходом 1 6 индикации окончания операции умножения устройства, выходы элементов И 11 блока 10 элементов И соответственно соединены с разрядными входами буферного регистра 12.

Устройство работает следующим об,разом. 1О

Пусть требуется умножить и -разрядное множимое Х на множитель У= Y ЧЗМ У=

4 321

= 1010. В исходном состоянии в регистре 1 множнмого хранится двоичный код числа Х без знака, в регистре 2 множи- IS

:тетя - двоичный код числа У без знака, накапливающий сумматор 3 и буферный регистр 12 обнулены, на управляющий вход 15 устройства подан сигнал в виде уровня логической единицы, а на выходе 2Î комбинационного сумматора 13 сформи" рован результат С=С4С С С =0101+

3 2 1

+0001 =0110 (суммирование инверсного значения множителя с единицей, поступающей в младший разряд сумматора 25 с управляющего входа 15 устройства).

При подаче на шину 14 синхронизации устройства синхроимпульса на выходе we мента И 112 блока 10 элементов И 11 формируется управляющий сигнал, который5О: проиэводит передачу соответствующим образом сдвинутого множимого с иахсщов элементов И 5 второй. строки матрицы 4 элементов И 5 через блок 6 элементов

ИЛИ 7 в накапливающий сумматор 3 и устанавливает в единицу второй разряд буферного регистра 12 с разрешения синхроимпульса, поступающего на его вход разрешения записи. После окончания дей. ствия синхроимпульса одновременно с суммированием частичного произведения. в накапливающем сумматоре 3 в комбинационном сумматоре 1 3 формируется результат С=С4ффф=01 1 1+0001 =1000.

Во втором такте работы устройства с приходом второго синхроимпульса на шину 14 синхронизации устройства на выходе четвертого элемента И 11< бло ка 10 элементов И 11 формируется управляющий сигнал который производит передачу соответствующим образом сдвинутого множимого с выходов элементов

И 5 четвертой строки матрицы 4 элемен тов И 5 через блок 6 элементов ИЛИ 7 в накапливающий сумматор 3 и устанав

assam в единицу четвертый разряд буфер

soro регистра 12. После окончания дей,ствия второго синхроимпульса одновреjMesso с суммированием частичного про982

7 торой соединены с соответствующими входами элементов ИЛИ первого блока элементов ИЛИ, выходы элементов ИЛИ первого блока элементов ИЛИ соответ ственно соединены с (2,...,2 -3)-м входными разрядами накаппивающего суьматора, первый и (2л -1 )-й входные разряды которого соответственно соединены с первым и о -м выходами матри 2 цы элементов И, вторая группа входов 10 матрицы элементов И соответственно соединена с выходами элементов И блока элементов И, первые входы которых соответственно соединены с прямыми выходами регистра множителя, о т л и ч аю ш е е с я тем, что, с целью повышения быстродействия, в него введены п —разрядный буферный регистр и и -разряд;. ный комбинационный сумматор, причем прямые выходы буферного регистра соот- go ветственно соединены с первыми входами элементов ИЛИ второго блока элементов

ИЛИ, вторые входы которых соответственно соединены с инверсными выходами регистра множителя, а выходы соответственно соединены с входами комбинацион783 B ного сумматора, выходы комбинационного сумматора соответственно соединены с вторыми входами элементов И блока эл ментов И, третьи входы которых обьединены и соединены с шиной синхронизации устройства, которая соединена с входом разрешения записи буферного регистра и с управляющим входом накапливающего сумматора, вход переноса комбинационно го сумматора является управляющим входом устройства, выход переноса комбинационного сумматора является выходом индикации окончания .операции умножения, выходы элементов И блока элементов И соответственно соединены с разрядными входами буферного регистра.

Источники информации, принятые во внимание при экспертизе 1. Карцев М.А. Арифметика цифровых машин. М., "Наука, 1969, с. 350, 364.

2. Авторское свидетельство СССР

34 482740, кл. G 06 F 7/52, 1974.

3. Авторское свидетельство СССР

No 623204, кл. Q 06 Р 7/52, 1977 (прототип) .