Интерполятор

 

(72) Автор изобретения

С. С. Полосин

Ульяновский политехнический ийстнтут ..

Ю (7!) Заявитель (54) ИНТЕРПОЛЯТОР

Изобретение относится к автоматике и вычислительной технике, в частности, к устройствам восстановления формы сигналов, заданных своими значениями, в дискретные моменты времени.

Известен интерполятор, содержащий сум- 5 мирующие интеграторы, ключи, запоминающие элементы и сумматоры (1).

Недостатками интерполятора являются пониженная точность и сложность конструктивной реализации. 0

Известен также интерполятор, содержащий генератор импульсов, счетчик, ключи, операционный усилитель, интеграторы, сумматор и блок памяти узловых значений функции и ее производной (2).

Недостатком данного интернолятора является ограниченная область применения.

Наиболее близким к предлагаемому является интерполятор, содержащий выходной суммирующий интегратор, элемент задержки, сое20 диненный входом с шиной тактовых импульсов, и регистры, первый иэ которых подключен информационными входами к информациои1ым

2 входам интерполятора, а выходами — к входам. первого цифро — аналогового преобразователя и к информационным входам второго регистра, соединенного выходами с входами второго цифро — аналогового преобразователя, причем выходы цифро-аналоговых преобразователей подключены к входам выходного суммирующего интегратора, а входы обнуления регистров соединены непосредственно или через элемент задержки с, шиной тактовых импульсов (3), Недостатком этого устройства является пониженная точность интерполяции.

Цель изобретения — повьппеиие точности интерполяции.

Указанная цель достигается тем, что в интерполятор, содержащий выходной суммирующий интегратор, элемент задержки, соединенный входом с шиной тактовых импульсов, и регистры, первый из которых подключен информационными входами к информационным входам интерполятора, а выходами к входам первого цифро — аналогового преобразователя и к ин формационным входам второго регистра, соединенного выходами с входами второго

5

55

3 9876 цифро — аналогового преобразователя, дополнительно введены (и — 1) суммирующих интеграторов (где и — степень интерполнрующего полинома), и усилителей слежения — хранения, две матри-; цы весовых резисторов, (n — 2) цифро-аналоговых нреооразователей и (и — 2) регистров, первый нз которых соединен информационными входами с выходами второго основного регистра, информационные входы каждого i-го ((2 «(i co и — 2)) дополнительного регистра подключены к выходам (i-1) -го дополни1 тельного регистра, а выходы каждого допой-. нительного регистра соединены с выходами соответствующего дополнительного цифро — аналогового преобразователя, причем прямые и инверсные выходы основных и дополнительных пифро — аналоговых преобразователей подключены к входам двух матриц весовых р;зисторов, выходы первой из которых соединены с пер. выми информационными входами усилителей слежения — хранения, а выходы второй матрицы весовых резисторов подключены к первым входам выходного и дополнительных суммирующих интегp<1TopoB> причем каждый -и ((1 i < и — 1) j дополнительный суммирующий интегратор соединен вторым и третьим входами с выходами i-го и (i — 1)-го усилитслей слежения — хранения, а четвертым входом с выходом (i — 1}-го дополнительного суммирующего интегратора и с вторым информационным входом (i — 1)-го усилителя слежения — храпения, а выходной суммирующий интегр;. "op". подключен выходом и вторым входом соответственно к второму информационному входу и выходу n-ro усилителя слежения — хра35 пения, третьим входом к выходу (n — 1)-го усилителя слежения — хранения, а четвертым входом к выходу (и-1)-го дополнительного суммирующсго интегратора и к второму информационному входу (и — 1)-го усилителя слежения — хранения, причем управляющие входы усилителей слсжснпя — хранения соединены с шиной тактовых импульсов, а выход элемента задержки подключен к управляющим входам регистров.

На чертеже изображена блок — хсема предлагаемого интерлолятора (для случая и=3).

Устройство содержит два основных регистра 1, два основных цифроаналоговых преобразователя 2, первую и вторую матрицы 3 и

4 весовых резисторов, и усилителей 5 слежения-50 хранения, выходной суммирующий интегратор

6, (n — 1) дополнительных суммирующих интеграторов 7, шину 8 тактовых импульсов, эле» мент 9 задержки, (n — 2) дополнительных цифро — аналоговых преобразователя 10 и (n — 2) дополнительных регистра 11. Первый из основ. ных регистров 1 подключен информационными входами к информационным входам интерполятора, а выходами — к входам первого основного цифро — аналогового йреобразователя 2 и к информационным входам второго основного регистра 1, соединенного выходами с входами входного основного цифро-аналогового преобразователя 2.

Первый из дополнительных регистров 11 соединен информационными входами с выходами второго основного регистра 1, информационные входы каждого i-ro (2 < i < n — 2) дополнительного регистра 11 подключены к выходам (i 1)-го дополнительного регистра 11, а выходы каждого иэ регистро 11 соединены с выходами соответствующего дополнительного цифро — аналогового преобразователя 10. Прямые и инверсные выходы цифро — аналоговых преобразователей 2 и 10 подключены к входам матриц 3 и 4 весовых резисторов, выходы первой 3 иэ которых соединены с первыми информационными входами усилителей 5 слежения — хранения. Выходы второй матрицы 4 подключены к первым входам выходного суммиру. ющего интегратора 6 и дополнительных суммирующих интеграторов 7. Каждый i-й (1 i< i

< n — 1) дополнительный суммирующий ин, тегратор 7 соединен вторым и третьим входами с выходами i-го и (1 — 1)-го усилителей 5 слежения — хранения, а четвертым входом с выходом (i — 1)-го интегратора 7 и с вторым информационным входом (i — 1)-го усилителя 5, Управляющие входы всех усилителей 5 подключены к шине 8 ввода тактовых импульсов и к входу элемента 9 задержки, выход которого соединен с управляющими входами регистров 1 и 11. Выходной суммирующий интегратор 6 подключен выходом к вторым входам соответственно к второму информационному входу и выходу и-го усилителя 5, третьим входом — к выходу (n — 1)-го усилителя 5, а четвертым входом к выходу (и — 1)-го интегратора 7 и к второму информационному входу (и — 1)-го усилителя 5. янтерполятор работает следующим образом.

Каждый такт начинается подачей на шину 8 стробирующего импульса, по заднему фронту которого элемент 9 задержки формирует управляющий импульс. Этот импульс вызывает сдвиг информации в цепочке регистров 1 и 11 и прием внешней информации в первый из регистров (в том случае, когда каждый нэ регистров выполнен по двухтактной схеме на основном и буферном регистрах, элемент 9 задержки может быть исключен из состава интерпол ятора), Цифровые значений преобразуются цифро— аналоговыми преобразователями 2 и 10 и аналоговую форму и поступают на входы матриц 3 и 4. Резисторы в матрицах подключаются к прямому и инверсному выходу цифро — аналогового преобразователя в зависимости от знака соответствующего элемента матрицы. Матрица 4 формирует токи, пропорциональные разности между коэффициентами разложения . интерполируемого сигнала по степеням полинома в .текущем такте работы и напряжениями, которые действовали на выходах интеграторов

6 и 7 в начале текущего такта. Эти токи поступают на первые суммирующие (токовые) входы интеграторов 6 и 7 и начинается про- 10 цесс интерполяции. (Сигналы имеющие размер ность напряжений с других входов интегратора

I через весовые резисторы поступают на токовый вход, где происходит суммирование токов).

Первая матрица 3 вычисляет значения напря-15 жений, которью действуют на входе каждого нн тегратора 6 н 7. к концу текущего такта. Сигналы с выходов этой матрицы поступают на первые информационные входы усилителей 5, на вторые входы которых подаются напряжения зп с выходов интеграторов 6 и 7. Разность этих напряжений в конце такта становится равной напряжению ошибки на выходе каждого интегратора, которая может явиться следствием дрейфа нуля интеграторов, воздействия помех и дру2З гих случайных факторов. Каждый усилитель 5 представляет. собой суммирующйй операционный усилитель с электронным ключем, управляемым стробирующим импульсом и запоминающей емкостью на выходе. Ои служит для запоминания 3О амплитуды ошибки в конце каждого такта работы. Напряжение ошибки с выхоДа усилителя

5 подается в противофазе на вход соответствующего интегратора и в следующем такте начинается процесс исправления ошибки. Кроме того, это же напряжение подается и на вход следующего Суммирующего интегратора, поэтому в начале следующего такта иа его входе происходит компенсация ошибки. Таким образом, за счет . действия цени импульсной коррекции, содержа-" щей усилитель 5 слежения — хранения происходит. постоянная корректировка и компенсация погрешности, В рассматриваемом случае (n — 3) функция, задаваемая своими выборками в четырех точках аппроксимируется полиномом третьей степени.

На выходе интерполятора воспроизводится каждый раз средний, наиболее. точный участок аппроксимирующего полинома.

Таким образом, предлагаемый интерполятор по сравнению с известным позволяет ловысить

56 точность восстановления функции за счет уменьшения ющяния ошибок и помех на работу устройства и йспользования аппроксимирующих полиномов более высокого порядка.

Формула изобретения

Интерполятор, содержащий выходной суммирующий интегратор, элемент задержки, соединенный входом с шиной тактовых импуль5 987634 6 сов, и регистры, первый из которых подключен информационными входами к информационным входам интерполятора, а выходами к входам первого цифроаналогового преобразователя и к информационным входам второго регистра, соединенного выходами с входами второго цифроаналогового преобразователя, о т л и ч аю щ и и сятем,,что,,с целью повышения точности интерполяции, в него дополнительно введены (n — 1) суммирующих интеграторов (где п — степень интерполирующего полинома), п усилителей слежения — хранения, две матрицы весовых резисторов, (n — 2) цифроаналоговых преобразователей и (n — 2) регистров, первый иэ которых соединен информационными входами с выходами второго основного регистра, . информационные входы каждого i-ro (2 < i < (и — 2)) дополнительного регистра подключены к выходам (i — 1)-го дополнительного регистра, а выходы каждого дополнительного регистра соединены c ..входами соответствующего дополнительного цифроаналогового преобразователя, причем прямые и инверсные выходы основных и дополнительных цифроаналоговых преобразователей подключены к входам двух матриц весовых резисторов, выходы первой из которых соединены с первыми информационными входами усилителей слежения— хранения, а выходы второй матрицы весовых резисторов подключены к первым входам выходного н дополнительных суммирующих интеграторов, причем каждый i-й 11 < i <(n — 1)1 дополнительный суммирующий интегратор соединен вторым и третьим входами с выходами

i-го и (i — 1) -го усилителей слежения-хранения, а четвертым входом с выходом (i — 1) -го дополнительного суммирующего интегратора и с вторым информационным входом (i — 1)-го усилителя слежения — хранения, а выходной суммирующий интегратор подключен выходом и вторым входом соответственно к второму информационному входу и выходу n-ro усилителя слежения— хранения, третьим входом к выходу (n — 1) -го усилителя слежения — хранения, а четвертым входом к выходу (и — 1 ) -го дополнительного суммирующего интегратора н к второму информационному входу (n — l)- го усилителя слежения — хранения, причем управляияцие входы усилителей слеженияхранения соединены с шиной тактовых импульсов, авыход элементазадержки подключен к управляющим входам регистров.

Источники информации, принятые во внимание лри экспертизе

1. Авторское свидетельство СССР И 765821, кл. 6 06 G 7(30, 1978.

2. Авторское свидетельство СССР М 851425, кл. G 06 G 7I30, 1978. 3. Авторское свидетельство СССР Х 404097, ел. G 06 G 7/28, ?970 (прототип).

987634

Редактор Ю, Середа

Заказ 10306!38

Составитель С. Казинов

Техред С. Чигунова

Тираж 704

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

313035,;Москва, Ж-35, .Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Корректор Н Король

Лодйисное