Интерполятор

 

(72) Автор изобретения

8.E.Áîðçûõ

Рязанский радиотехнический институт (7) ) Заявитель (54) ИНТЕРПОЛЯТОР

Изобретение относится к преобразователям дискретных (по времени) сигналов в непрерывные и может быть использовано в импульсных системах автоматического управления и устройствах обработки дискретных результатов

5 измерений.

Известен интерполятор произволь- . ного порядка, использующий отрицательную обратную связь для компенсации на каждом последующем шаге инструментальных ошибок интегрирования, накопленных на предыдущем шаге, содержащий цепочки, каждая из которых выполнена в виде последовательно соединенных сумматора, ключа, аналогового запоминающего устройства и интегратора, а между входами и выходами интеграторов каждой цепочки, кроме . то первой, установлены дополнительные ключи t 1)

Недостатком этого устройства является наличие погрешности восста2 новления функции, обусловленной тем,что процесс фиксации приращений накладывается на процесс интегрирования этих приращений.

Наиболее близким по технической сущности к изобретению является интерполятор, содержащий блок повышения порядка интерполяции, выполненный на (N- j ) -м интеграторе, выход каждого иэ которых соединен с первым входом последующего интегратора, и блок интерполяции первого порядка, состоящий иэ сумматора и интегратора, выход которого соединен с первым входом сумматора, второй вход сумматора является входом устройства, а выход соединен с входом интегратора блока интерполяции первого порядка через две соединенные параллельно цепочки, каждая из которых состоит иэ последовательно соединенных первого ключа,, запоминающего элемента и второго ключа (2) Э 99144

Йедостатком этого устройства является его сложность, обусловленная необходимостью использования двух блоков нелинейной интерполяции, двух дополнительнительных сумматоров и двух дополнительных ключей.

Целью изобретения является упрощение устройства.

Поставленная цель достигается тем, что в интерполяторе, содержащем блок 10 повышения порядка интерполяции, выполненный на (й-1)-м интеграторе, выход каждого иэ которых соединен с первым входом последующего интегратора, и блок. интерполяции первого порядка, состоящий из сумматора и интегратора, выход которого соединен с первым входом сумматора, второй вход сумматора, второй вход сумматора является входом устройства, а выход соединен с входом интегратора блока интерполяции первого порядка через две соединенные параллельно цепочки,1 каждая из которых состоит из последовательно соединенных первого ключа, запоминающего элемента и второго ключа, сумматор дополнительно содержит (й-1) входов, каждый из которых соединен с выходом соответствующего интегратора блока повышения порядка З0 интерполяции, вторые входы интеграторов блока повышения порядка интерполяции соединены с входом интегратора блока интерполяции первого порядка, а выход (й-1)-го интегратора зэ блока повышения порядка интерполяции является выходом устройства.

На фиг.1 представлена блок-схема устройства; на фиг.2 - графики сигналов, поясняющие принцип работы интер40 полятора.

Блок-схема устройства содержит сумматор 1, ключи 2-5, запоминающие элементы 6 и 7, интегратор 8 блока интерполяции первого порядка, интег43 раторы 9 блока повышения порядка ин-. терполяции, блок 10 интерполяции первого порядка, блок 11 повышения порядка интерполяции.

Интерполятор работает следующим образом.

Пусть порядок интерполяции N=2. В этом случае блок 11 повышения порядка интерполяции содержит только один интегратор 9, на один вход которого поступает сигнал с выхода интегратора 8. Коэффициент передачи этой це пи К1 должен быть равен 1. На другой

5 4 вход интегратора 9 поступает сигнал с выходов ключей 4 и 5. Коэффициент передачи по этой цепи а4 должен быть равен 0,5. Сигналы обратных связей подаются с выходов интеграторов 8 и 9 на входы сумматора 1 с коэффициентами 5q =-1, 9 =-1.

На вход интерполятора в момент времени t с периодом Т, равным постоянной времени интеграторов 8 и 9, поступает ступенчатое напряжение, величина каждой ступени которого соответствует значению интерполируемой функции в укаэанный момент времени.

Работа интерполятора различна для четных и нечетных периодов интерполирования. В нечетные интервалы времени замкнуты ключи 2 и 5, остальные ключи - 3 и 4 - разомкнуты, в четные — наоборот.

В нечетные интервалы времени осуществляется запоминание на элементе 6 значения напряжения, поступающего с выхода сумматора 1, и интегрирование выходного сигнала запоминающего элемента 7 с целью формирования сигналов обратных связей и выходного сигнала интерполятора.

В четные интервалы времени происходит запоминание на элементе 7 значения напряжения, поступающего с выхода сумматора 1, и интегрирование выходного сигнала запоминающего элемента 6 с целью формирования сигналов обратных связей и выходного сигнала интерполятора.

Таким образом осуществляется разделение во времени процессов запоминания приращений и их интерполирования.

Более подробно принцип действия интерполятора поясняет пример формирования его реакции на одиночный импульс.

В исходном состоянии выходные напряжения запоминающих элементов 6 и

7 и интеграторов 8 и 9 равны нулю.

При поступлении в момент времени входного импульса с амплитудой 0(1 } (фи г. 2а) ключи 2 и 5 от крываются, а на выходе сумматора 1 появляется импульс прямоугольной формы (фиг.2б).

На отрезке С.1, t производится запоминание амплитуды этого импульса в элементе 6 (фиг.2в). Сигналы на выходах интеграторов 8 и 9 не изменяются (фиг.2д и е) потому, что через открытый ключ 5 на входы интеграторов.99»1 445

5 поступает сигнал нулевой амплитуды (фиг.2г). В момент. времени ампли-туда входного сигнала уменьшается до нуля. Ключи 2 и 5 закрываются, а ключи 3 и 4 открываются. Через открытый ключ 4 напряжение, амплитуда которого постоянна и равна U(t ), подается с выхода запоминающего элемента 6 на входы интеграторов 3 и 9.

Принимая во внимение, что К =1, >0

К1=1., а =0,5, аналитические выражеФ»1 - э ния сигналов на выходе интеграторов

8 и 9 можно. записать в виде (1 (6) =(> t T ЛЛ О=О =т, () 1, u (a) =05(6!Т)+05(б !Т )ДЛЯ O=G с-Г (2) где Q

Начиная с момента времени и, на . выходе сумматора 1 формируется сигнал, соответствующий инверсной сумме напряжений, которые формируются на интеграторах 8 и 9. Выходное напряжение сумматора на отрезке t, и )подается . через открытый ключ 3 на вход запоми« нающего элемента 7, на выходе которо- го в момент времени g фиксируется напряжение с амплитудой -2U(t„ }. В момент времени t> ключи 3 и 4 . закрываются, а ключи 2 и 5 открываются. Через открытый. ключ 5 выходное .напряжение запоминающего элемента 7, равное -20(t ), подается на входы интеграторов 8 и 9. Аналитические

Выходное напряжение сумматора на отрезке (t<, )подается через откры- .тый ключ 3 на вход запоминающего эле.мента 7, на выходе которого в момент времени t< Фиксируется напряжение, равное нулю.

8 момент времени t ключи 3 и 4 за5 крываются, а ключи 2 и 5 открываются.

Через открытый ключ 5 выходное напряжение запоминающего элемента равное нулю, подается на входы интеграторов 8 и 9. Выходные сигналы интегра-торов не изменяются, поэтому напряжения на выходах интеграторов 8 и 9 и сумматора 1 на отрезке С, t6 равны нулю. Через открытый ключ 2 выходное напряжение сумматора подается на вход запоминающего элемента 6 и фиксиру- ется.

Таким образом, после момента времени t амплитуда выходных напряже, ний запоминающих элементов и интеграторов становится равной нулю, т.е. восстанавливаются нулевые начальные условия °

Если на вход интерполятора поступает ступенчатое напряжение показанное на фиг.2а пунктиром, выходной сигнал интерполятора можно представить в вире интерполяционного многачлена в форме Лагранжа. Рля произвольного момента времени 1.т., » ) б = С- к выражения сигналов на выходах интеграторов на отрезке t>, t4 имеют и

- вид

uS(O>=1- 2 (61Т ),6Л% a=a = T (Ч

U<(G)=) — (G lT )*Ч О<(УТ (w) где 9 = t - сл

Выходное напряжение сумматора на отрезке t t подается через открытый ключ 2 на вход запоминающего элемента 6, на выходе которого s момент времени t4 фиксируется напряжение

U(tz ) .

При t=t ключи 2 и 5 закрываются, а ключи 3 и 4 открываются. Через открытый ключ 4 выходное напряжение запоминающего элемента 6 величиной

0(т.„ ) подается на входы интеграторов

8ИЭ.

Аналитические выражения для сигналов на выходах интеграторов на отрезке Йу t 5 име )т вид

0 ©)= 1+(GIT2 Мч Об=т, (5)

0<(G) =0ЯО П"-)-0,5(O I T)hh3 Q Q T, (ь) где Q=tO5(a*(T 1-О (OI71)».

»0Ь„»(5 — »ОД вЂ”,)(1) us, @)=ui («И к- )(» ) Таким образом, если блок повышения порядка интерполяции содержит один интегратор, интерполятор решает задачу интерполяции входного сигнала многочленом второй степени. В том случае, когда блок повышения порядка интерполяции содержит (N-1} интегратор. устройство осуществляет интерпо-. ляцию входного сигнала многочленом степени N.

В процессе преобразования ступенчатого напряжения, поступающего на вход интерполятора, в .непрерывный сигнал, возникает задержка, равная периоду замыкания ключей 2-5..

Упрощение интерполятора достигнуто за счет использования одного блока повышения порядка интерполяции вместо двух блоков нелинейной интерполяции. Кроме того, блок повышения

991445 порядка интерполяции по сравнению с блоком нелинейной интерполяции, не содержит разрядных ключей, сумматоров, блоков выборки и хранения. 5

Таким образом, данный интерполятор . позволяет осуществлять интерполюцию сигналов без методической погрешности, причем для его построения требуется меньше элементов.

Формула изобретения

Интерполятор, содержащий блок повышения. порядка. интерполяции, выполненный на (N-1)-ом интеграторе, выход каждого из которых соединен с первым входом последующего интегратора, и блок интерполяции первого порядка, состоящий из сумматора и интегратора, выход которого соединен с первым входом сумматора, второй вход сумматора является входом устройства, а выход . соединен с входом интегратора блока. интерполяции первого порядка через две соединенные параллельно цепочки, каждая из которых состоит из последовательно соединенных первого ключа, запоминающего элемента и второго ключа, отличающийся тем, что, с целью упрощения конструкции., сумматор дополнительно содержит (й-1) входов, каждый из которых соединен с выходом соответствующего интегратора блока повышения порядка интерполяции, вторые входы интеграторов блока повышения порядка интерполяции соединены с входом интегратора блока интерполяции первого порядка, а выход (N-1)го интегратора блока повышения порядка интерполяции является выходом устройства.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство CCCP и 480094, кл. G 06 К 7/10, 1975.

2. Авторское свидетельство CCCP

И 765821, кл . G 06 G 7/30, 1980 (прототип).