Устройство для контроля двоичного кода на четность

 

т у М . 1

Н,Н. Фролов, А,И. Сахно и В.А. ИфйвКов.

k «

1 Н.з». f (72) Авторы изобретеиия (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ДВОИЧНОГО КОДА

НА ЧЕТНОСТ6

Изобретение относится к вычислительной технике и может быть использовано в цифровых устройствах, служащих для обмена данными в двоичном коде между, например, микропроцессором и периферийными устройствами и к которым предъявляются повышенные требования по обнаружению ошибок в ,принимаемой информации.

Известно устройство для контроля принимаемой информации, содержащее регистры, блоки свертки по модулю два и блок сравнения (1 j.

Однако данное устройство имеет некоторую аппаратурную избыточность из-за наличия большого количества контрольного оборудования и ограниченные функциональные возможности, что не позволяет его использовать как для контроля принимаемой инфор« мации, так и дпя кодирования информации при ее выдаче во внешнее .устройство.

Известно также устройство для контроля двоичного кода на четность, содержащее распределитель импульсов, группу элементов И, элементы ИЛИ и триггеры 1 21.

Однако это устройство характеризуется недостаточной достоверностью контролл, так как оно не обнаружива" ет четные ошибки в принимаемой информации. Кроме того, указанное устройство обладает ограниченными функциональными возможностями, так как оно производит только контроль принимаемой информации и не позволяет осуществлять кодирование информации при ее выдаче во внешнее устройство.

Наиболее близким к изобретению является устройство, содержащее группу элементов ИЛИ, элемент задержки, о группу двухвходовых элементов И, группу трехвходовых элементов И, регистр сдвига, триггер, последовательно соединенные многовходовой элемент

И-НЕ и двухвходовой элемент И. Работа.

98955

3 указанного устройства основана на принципе осуществления вначале записи параллельного контролируемого двоичного кода в регистр сдвига и последующего считывания кода с регистра сдвига в виде последовательности импульсов на счетный вход триггера.

Состояние последнего указывает, какое количество сигналов (четное или нечетное) в контролируемом коде j 3 ). 1О

Недостатком известного устройства являются его ограниченные функциональные возможности из-за того, что оно не позволяет производить наряду с контролем принятой информации формирование контрольных разрядов в пе,редаваемой информации. Кроме того, устройство обладает невысоким быстродействием, поскольку в нем контроль значений разрядов параллельного двоичного кода осуществляется последовательно во времени с помощью регистра сдвига. При этом с увеличением длины контролируемого кода время его контроля также увеличивается 25

Цель изобретения - расширение функциональных возможностей за счет формирования контрольных разрядов в контролируемой информации.

Поставленная цель достигается тем, 30 что в устройство для контроля двоичного кода на четность, содержащее группу элементов И, элемент И-НЕ, элемент И и триггер, причем выход элемента И-НЕ соединен с первым входом элемента И, выход которого, соединен со счетным входом триггера, выход триггера является контрольным выходом устройства, дополнительно введены блок синхронизации, коммутатор и, группа блоков сверток по модулю два, 40 причем управляющие входы устройства

"Запись", "Чтение" и "Пуск" соединены соответственно с первым, вторым и третьим входами блока синхронизации, первый, второй, третий „ четвертый и пятый выходы которого соединены соотВВТсТВеННо c e BTopblM управляющим входами коммутатора, с вторым входом элемента И, с первыми входами элементов И группы и с выходом "Окон- 5О чание контроля" устройства, первая и вторая информационные группы входов устройства соединены соответственно с первой и второй группами входов коммутатора, выходы которого соедине- 55 ны с вторыми входами элементов И группы и со входами соответствующих блоков свертки по модулю два группы, 8 4 первые и вторые выходы которых соединены соответственно с вторыми входами соответствуюцих элементов И группы и с соответствующими входами элемента И-НЕ, входы контрольных разрядов устройства соединены с входом контрольного разряда соответствующего блока свертки по модулю два группы, тактовый вход устройства соединен с тактовым входом блока синхронизации.

На чертеже приведена функциональная схема предлагаемого устройства, Схема содержит группу элементов

И 1, элемент И-НЕ 2, элемент И 3, триггер 4, контрольный выход 5, коммутатор 6, группу блоков 7 свертки по модулю два, каждый из которых включает в себя четыре сумматора 8- 11 по модулю два, блок 12 синхронизации, состоящий из регистра 13 сдвига дешифратора 14. Кроме того, устройство содержит управляющие входы устройства

15 "Запись", 16 "Чтение", 17 "Пуск". тактовый вход 18, первую группу 19 информационных входов, вторую группу 20 информационных входов, входы

21 контрольных разрядов устройства, выходы 22 информационных сигналов двоичного кода, выходы 23 контрольных разрядов (признаков четности) двоичного кода, управляющий выход 24 окончания контроля устройства.

Коммутатор б предназначен для коммутации информационных сигналов, например принимаемых 19 от абонента и выдаваемых 20 абоненту, на соответствующие свои выходы в зависимости от наличия сигналов на его управляющих входах. Если на первом управляющем входе коммутатора 6 присутствует единичный сигнал, то на его выходы проходит первая группа информационных сигналов 19. Если на втором управляющем входе коммутатора 6 присутствует единичный сигнал, то на

его выходы прдходит вторая группа информационных сигналов 20. При отсутствии единичных (разрешающих) сигналов на управляющих входах коммутатора б информация с входов 19 или

20 не проходит на выходы этого коммутатора. Из этого следует, что коммутатор 6 можно выполнить из двух групп двухвходовых элементов И и одной группы двухвходовых элементов

ИЛИ. Число элементов И каждой группы и число элементов ИЛИ указанного коммутатора должно быть равно количест9895 ву символов кода, поступающего на входы 19 (20).

Блок 7 свертки по модулю два предназначен для контроля и кодирования на четность группы двоичных разрядов, например тетрады многоразрядного двоичного кода при его приеме, например, от микропроцессора или выдаче в него.

Блок 12 синхронизации предназна-, чен для -выработки необходимых уп- to равляющих сигналов. Он запускается с приходом на вход 17 единичного сигна.: ла "Пуск", после чего последовательно во времени вырабатывает выходные сигналы в зависимости от наличия сиг- 1з налов на вхоДах l 5 и 16. Если на входе 15 действует единичный сигнал

"Запись", то блок 12 вырабатывает на первом, третьем и пятом своих выходах единичные сигналы. Если на входе 2О

16 действует единичный сигнал "Чтение", то указанный блок вырабатывает на втором, четвертом и пятом своих выходах единичнь|е сигналы. При этом после прихода на вход 17 единичного д сигнала "Пуск" разряды регистра 13 сдвига последовательно во времени устанавливаются в единичные состояния с помощью тактовых импульсов, действующих на шине 18. При формировании очередных управляющих сигналов на выходах блока 12 сигналы с его других выходов не снимаются. Указанные сигналы снимаются с соответствующих выходов блока -12 после снятия еди 1, ничных сигналов "Запись" или "Чтение" с соответствующих входов 15 или 16, а при снятии со входа 17 единичного сигнала "Пуск" происходит обнуление регистра 13 сдвига.

В исходном состоянии на входах (кроме шины 18 тактовых импульсов) и выходах устройства присутствуют нулевые сигналы. На первых выходах блоков 7 (выходы сумматора 10) обра- 4> зуются нулевые сигналы. Поскольку эти сигналы поступают на инверсные входы сумматора 11, то на вторых вы-. ходах. блоков 7 образуются единичные сигналы. Поэтому элемент И-HE 2 открыт и на его выходе действует нулевой сигнал, который блокирует срабатывание элемента И 3 по первому входуПредлагаемое устройство может ра55 ботать в одном из двух режимов обмена данными с микропроцессором: в режиме "Запись" или в режиме "Чтение".

В первом режиме устройство осуществ58 6 ляет контроль кодирования на четность принимаемой информации от микропроцессора, во втором - оно производит кодирование на четность информации, выдаваемой от абонента в микропроцессор.

Работа устройства в режиме "Запись" происходит следующим образом.

В этом случае от микропроцессора на шины 15 и 17 поступают соответственно сигналы "Запись" и "Пуск", а на входы 19 и 21 соответственно ин-. формационные и контрольные разряды параллельного двоичного кода. Тактовые импульсы, поступающие на вход 18, начинают заполнять регистр 13 сдвига единичными сигналами. После первоготактового импульса на первом выходе блока 12 выделяется единичный сигнал, который, поступая на коммута" тор 6, коммутирует входную информацию с входов 19 на выходы коммутатора 6 ° Группа блоков 7 сверток по модулю два начинает производить контроль на четность, например, каждой тетрады двоичного кода. Если на соответствующие четыре информационных входа блоков 7 поступит нечетное число единичных символов двоичного кода, то на соответствующие проверочные входы 21 должны поступить единичные сигналы. Если на указанные входы блоков 7 поступит четное число единиц, то на соответствующие про,верочные входы 21 должны поступить нулевые сигналы. В том и другом случае состояние выходного сумматора 1 I этих блоков не изменяется, что, в свою очередь, не приводит к изменению исходного состояния элементов

И-НЕ 2 и И 3. Так как элемент И 3 заблокирован по первому входу, то сигнал опроса схемы контроля, вырабатываемый блоком 12 после третьего тактового импульса, не проходит через этот элемент, поэтому триггер ч не изменит своего состояния..Это означает, что в контролируемом коде ошибок нет.

Из описанного видно, что время контроля двоичного кода в предлагаемом устройстве не зависит от его длины и составляет три периода тактовых импульсов (трем тактам работы блока 12 опроса).

Если при передаче двоичного кода произошло перерождение некоторых его информационных символов таким образом, что в принятом слове значение

989558

40 проверочных символов не соответству- ет четности суммы единичных символов (разрядов) в одной из тетрад принимаемого кода, то соответствующий блок 7 свертки по модулю два срабатывает. На втором выходе этого блока (выход сумматора 11) единичный сигнал изменяется на нулевой, вследствие чего элемент И-НЕ 2 срабатывает и на его выходе появится еди- 10 ничный сигнал. Блокировка с первого входа элемента И 3 снимается и поэтому сигнал опроса, поступающий на его второй вход с третьего выхода блока 1?, проходит через элемент И 3 на 15 вход триггера 4, Последний переключается в единичное состояние и на контрольном выходе 5 устройства появляется сигнал ошибки в виде единичного сигнала. 20

После опроса результата контроля принятой информации на пятом выходе блока 12 вырабатывается единичный сигнал, который поступает на управляющий выход 24 устройства. Это озна- 25 чает, что,контроль окончился и микропроцессору разрешается снять сигналы

"Запись", "Пуск", информационные и проверочные сигналы двоичного кода с соответствующих входов данного уст- З0 ройства. После снятия указанных сигналов схема устройства приходит в исходное состояние, за исключением триггера 4, если последний зафиксировал ошибку в принятой информации.

Предлагаемое устройство, как и известные позволяет обнаруживать все однократные ошибки и все случаи нечетного числа ошибок (3, 5 и т.д.), однако в отличие от известных устройств оно (за счет введения в его схему группы блоков 7 свертки по модулю два для контроля каждой тетради двоичного кода) позволяет обнаруживать все ошибки четной кратности при условии, что хотя бы в одной из тетрад контролируемого кода имеется нечетное число ошибок.

Работа устройства в режиме "Чтение" происходит следующим образом.

На входы 20 устройства от какогонибудь абонента (например, аппаратуры передачи данных, печатающего устройства, пультов и т.д.) поступают информационные сигналы в виде парал55 лельного двоичного кода. Одновременно на входы t6 и 17 от микропроцессора поступают сигналы "Чтение" и "Пуск", вследствие чего тактовые импульсы начинают заполнять регистр 13 сдвига единичными сигналами. После двух тактовых импульсов на втором выходе блока 12 выделяется единичный сигнал, который, действуя на второй управляющий вход коммутатора 6, считывает информацию со второй группы информационных входов 20 на выходы указанного коммутатора. С выходов коммутатора 6 информация поступает на входы группы блоков 7 свертки по модулю два и на входы группы элементов И 1.

В блоках 7 информация кодируется на четность, а результат кодирования с первых выходов этих блоков поступает на соответствующие входы группы элементов И 1. Через два периода такто8blx импульсов по отношению к началу кодирования блок 12 вырабатывает на своем четвертом выходе -.единичный сигнал, который, поступая на общий вход группы элементов И 1, считывает с этих элементов информацию на выходы

22 и 23 двоичного кода устройства.

Так как в режиме "Чтение" единичный сигнал "Запись! на шине 15 отсутствует, то на первом и третьем выходах блока 12 управляющие (единичные) сигналы не формируются. Поэтому в этом режиме формирование сигнала ошибки на контрольном выходе 5 устройства исключается, так как элемент

И 3 заблокирован по второму входу, Через такт после выдачи кодированной информации на выходь1 устройства блок 12 выдает на управляющий выход 24 устройства единичный сигнал, в ответ на который снимаются с соответствующих входов устройства сигналы

"Чтение" и "Пуск" и сигналы информа" ции. После этого устройство приходит в исходное состояние.

Таким образом, предлагаемое устройство производит не только контроль принимаемой информации, но и осуществляет кодирование информации., подлежащей выдаче во .внешнее устройство. Новая совокупность признаков такого устройства позволяет значительно повысить достоверность контроля и расширить функциональные возможности известного устройства.

Формула изобретения

Устройство для контроля двоичного кода на четность, содержащее группу элементов И, элемент И-НЕ, элемент И» и триггер, причем выход элемента

И-НЕ соединен с первым входом элемента И, выход которого соединен со счетным входом триггера, выход триггера является контрольным выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет формирования контрольных раз рядов в контролируемой информации, в устройство введены блок синхронизации, коммутатор и группа блоков сверток по модулю. два, причем управляющие входы устройства "Запись", "Чтение" и "Пуск" соединены соответственно с первым, вторым и третьим входами блока синхронизации, первый, второй, третий, четвертый и пятый выходы которого соединены соответственно с первым и вторым управляющим входами коммутатора, с.âòîðûì входом элемента И, с первыми входами элементов И группы и с выходом "Окончание контроля" устройства, первая и вторая информационные группы входов устройства соединены соответст89558 10 венно с первой и второй группами входов коммутатора, выходы которого соединены с вторыми входами элементов И группы.и с входаыи,соответствующих блоков свертки по модулю два группы, первые и вторые выходы которых соединены соответственно с вторыми входами соответствующих элемен тов И группы и с соответствующими вхо1ф дами элемента И-НЕ, входы. контроль:ных разрядов устройства соединены с входом контрольного разряда соответствующего блока свертки по модулю два группы, тактовый вход устf5 ройства соединен с тактовым входом блока синхронизации.

Источники информации, принятые во внимание при экспертизе ф 3. Авторское свидетельство СССР 739538, кл. 0 06 F 3 /08, 1980 °

2. Авторское свидетельство СССР

И 744584, кл. G 06 F 33/1Ъ, 3980.

3. Авторское свидетельство СССР

25 и 746530, кл. G 06 F Il/10, 1980: (прототип).

989558

77 fg Я

Составитель И. Сигалов

Редактор М. Петрова ТехредТ.Фанта Корректор Г. Огар

Заказ 11131/68

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Я-35, Рауиская наб., д. 4/5

4 .

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

22

22

22