Устройство для контроля параллельного двоичного кода на четность

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

pi}997038.(61) Дополнительное к авт. свид-ву— (22) Заявлено 24. Об. 81 (21) 3305008/18-24

f$) j+ Кд 3

G 06 F 11/10 с присоединением заявки ¹Государственный комитет

СССР по делам. изобретений и открытий (23) Приоритет—

Опубликовано,1502.83, Бюллетень ¹ 6

РЗ1УДК @81. 3 (Oe8.а>, Дата. опубликования описания 15.02.83,г 1е . т, i /

В.В. Зуб, В.И. Стан и В.Н. Свир н- . ,Х ,j

/ (?2) Авторы изобретения . (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЧ ЦАРАЛЛЕЛЬНОГО ДВОИЧНОГО

КОДА HA ЧЕСТНОСТЬ.2

Иэобретение относится к вычислительной технике и может. применять..ся для обнаружения ошибок при передаче и хранении информации в двоичном коде.

Известно устройство для контроля параллельного двоичного кода на четность, .содержащее регистр сдвига, триггер, элементы И, группы элементов ИЛИ, две группы элементов И, элемент задержки 1 1)..

Быстродействие этого устройства невелико, так как количество сдвигающих импульсов, необходимых для проверки на четность, определяется номером старшего регистра, в который записана логическая -1.

Наиболее блнзким. к предлагаемому является устройство для контроля параллельного двоичного кода, содержащее триггер, элемент И и регистр сдвига, каждый разряд. которого содержит триггер, единичный вход которого является информационным входом устройства, первый дополнительный элемент И н элемент ИЛИ, причем единичный выход триггера каждого разряда соединен с первыми входами соответствующего первого дополнительного элемента И и элемента- ИЛИ, вход которого соединен с информационными входами триггера последующего раз ряда, информационный -вход триггера старшего разряда .соединен со вторым входом элемента ИЛИ данного разряда; и со входом сигнала логического нуля . устройства, выход элемента ИЛИ младшего разряда является выходом регистра и соединен е первым входом элемента И, второй вход которого соединен cQ вторыми входами дополнительных элементов И и с синхронизирующим входом устройства, выход элемен15 та И соединен со счетно входом триггера, выход которого является выходом устройства,.а выходы дополнительных элементов И соединены с синхронизирующими входами триггеров соответствующих разрядов (2, Недостатком известного устройства является его низкое быстродействие.

Хотя количество сдвигающих импульсов равно количеству логических единиц проверяемого кода, при большом числе единиц для проверки кода на четность потребуется значительное время.

Целью изобретения является повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для контроля па997038 раллельного двоичного кода на чет ность, содержащее первый элемент И, триггер четности, регистр сдвига, каждый разряд которого содержит триггер, .элемент И и элемент ИЛИ, Причем синхронизирующий вход устройства соединен с первыми входами элементов И всех разрядов и с первым входом rlepsoго элемента И, выход которого соединен со счетным входом триггера четности, выход триггера четности является выходом устройства, выход элемен«® та И каждого разряда регистра соединен со входом синхронизации триггера соответствующего разряда регистра сдвига, прямые информационные входы устройства соединены с единичными 15 входами триггеров соответствующих разрядов регистра сдвига, установочный вход устройства соединен с D« входом триггера старшего разряда регистра сдвига и с первым входом Щ элемента ИЛИ этого же разряда, выход триггера каждого разряда регистра сдвига соединен с вторым входом элемента И и первым входом элемента

ИЛИ этого же разряда, выход элемента д

ИЛИ каждого разряда регистра. сдвига, кроме младшего, соединен с 0-входом триггера и вторым входом элемента

ИЛИ последующего разряда регистра. сдвига, выход элемента ИЛИ младшего разряда регистра сдвига соединен с вторым входом -первого элемента И, введены второй и третий элементы И и элемент задержки, а в каждый разряд регистра сдвига введены дополнительный элемент И, дополнительный элемент ИЛИ и дополнительный триггер, причем синхронизирующий вход устройства соединен с первыми входами дополнительных элементов И всех разрядов регистра сдвига и через элемент 4О задержки с прямыми входами второго и третьего элементов И, выходы которых соединены соответственно с нулевыми входами дополнительных триггеров разрядов регистра сдвига, инверсные информационные входы устройства соединены с единичными входами дополнительных триггеров соответствующих разрядов регистра сдвига, установочный вход устройства соеди- gg нен с D-входом дополнительного триггера старшего разряда регистра сдвига и с первым входом дополнительного элемента ИЛИ этого же разряда, выход дополнительного триггера каждо- го разярада регистра сдвига соединен со вторым входом дополнительного элемента И и с первым входом дополнительного элемента ИЛИ этого .же разря" да, выход дополнительного элемента

ИЛИ каждого разряда регистра сдвига, еО кроме младшего, соединен с 0-входом дополнительного триггера и вторым. входом дополнительного элемента ИЛИ последующего разряда регистра сдвига, выходы элемента ИЛИ и дополнитель- 65 ного элемента ИЛИ младшего разряда регистра сдвига соединены соответственно с инверсными входами второго и третьего элементов И, третий вход первого элемента И соединен с инверсным входом третьего элемента И, выход дополнительного элемента И каждого разряда регистра сдвига соедиНен с входом синхронизации дополнительного триггера соответствующего разряда.

В предлагаемом устройстве производится раздельный одновременный сдвиг логических 1 и 0 проверяемого кода.

Данное изобретение может быть использовано для контроля кодов с четным числом разрядов. Если проверяемый код содержит четное число разрядов, то в этом -коде признак четности единиц совпадает с значением признака четности нулей: если число единиц четное, то и число нулей также четное и, наоборот, если число еди щц «ечетное, то и число нулей нечетное.

Так как в общем случае проверяемый код содержит разное количест во единиц и нулей, то подсчет меньшего количества одноименных битов сок.— ращает время проверки. кода на четность, т.е. повышает быстродействие.

На чертеже представлена схема устройства для проверки 4-х разрядного. параллельного двоичного кода на четность.

Устройство содержит регистр сдвига 1, состоящий из разрядов 1,..., 1+, каждый из которых содержит триггер 2, первый элемент И 3, элемент

ИЛИ 4, дополнительный триггер 5, дополнительный элемент И 6, допс лнительный элемент ИЛИ 7, а также первый элемент И, 8, триггер четности 9, второй элемент И 10 и третий элемент

И 11 элемент задержки 12, синхронизирующий вход 13, установочный вход

14, прямые информационные входы 15 и инверсные информационные входы 16.

Установочные входы триггера 2 и дополнительного триггера 5 старшего разряда 1„ регистра 1 соединены с установочным входом 14 устройства.

В каждом разряде 1,,:,1, регистра 1 единичные входы триггера 2 и дополнительного триггера 5 соединены с соответствующим прямым информационным входом 15 регистра и инверсным информационным входом 16 регистра, установочные входы триггеров 2 и 5 соединены соответственно с первыми входами элементов ИЛИ 4 и 7, вторые входы которых соединены соответственно с прямым входом триггера 2 и инверсным выходом дополнительного триггера 5, указанные точки соединений подключены соответственно ко вторым входам элементов И 3 и б, первые входы которых соединены с синхронизирующим входом 13 устрой997038 ства,- а выходы соответственно с синхрониэирующими входами триггеров 2 и 5.

Установочный вход 14, имеющий потенциал логического О, соединен с установочными входами триггера 2 и дополнительного триггера 5 стараего разряда 1 регистра.

Выход -элемента ИЛИ 4 предыдущего разряда соединен с установочным входом триггера 2 последующего разряда.

Выход элемента ИЛИ 4 младшего разряда g

1 соединен со вторым входом первого элемента И 8. Выход дополнительного .элемента ИЛИ 7 предыдущего разряда соединен с установочным входом дополнительного триггера 5 последующего разряда.. Выход дополнительного элемента ИЛИ 7 младшего разряда соединен с третьим входом первого элемен. та И 8, первый вжщ которого соединен с синхронизирующим входом 13 устройства, а выход - со входом триг- 20 гера 9 четйости.

Выходы элементов ИЛИ 4 и 7 младше- . го разряда f соединены соответственно с инверсными входами второго

10 и третьего 11 элементов И, пря- 25 мые входы которых соединены с выходом элемента 12 задержки, вход которого соединен с синхровходом 13. Выход второго элемента И 10 соединен со входами сброса всех триггеров 5„ )g а выход. третьего элемента И 11со входами сброса всех триггеров

Установка всех триггеров в исходное нулевое состояние на чертеже условно не показана.

В исходном состоянии все триггеры установлены в нулевое состояние.

При этом на прямых выходах всех триггеров 2 и всех дополнительных триггерах 5 установлены логические О, С выхода элементов ИЛИ 4 и 7 млад- 0 шего разряда 1 на второй и третий входы элемента И 8 поступают логические О и на счетный вход триггера

9 четности также поступает логический О. 45

Рассмотрим проверку на четность кода 1110.

При подаче прямого и инверсного значений кода соответственно на прямые 15 и инверсные 16 информационные $8 входы устройства происходит установка триггеров в следуюцие состояния: триггеры 2 разрядов 1„, 1, 1 и триггера 5 разряда 1 — в единичное состояние, триггер 2 разряда 1 и триггеры 5 разрядов 1л, 1, 1 - в рулевое состояние.

Триггер 2 или 5, установленный в единичное состояний, разрешает элемент И 3 или б для прохождения через него синхроимпульса от входа 13, Триггер 2 или 5, установленный в нулевое состояние, запрещает элемент

И 3 или б для прохождения через него синхроимпульса. 65

Единичные потенциалы с прямых вы ходов триггеров 2 разрядов 1<, 1>, 13 и триггера 5 разряда 14 через соответствующие элементы ИЛИ 4 и 7 поступают соответственно на второй и третий входы элемента И 8, разрешая . его для прохождения синхроимпульсов от входа 13.

Единичные потенциалы с выходов элементов ИЛИ 4 и 7 младшего разряда 1 поступают соответственно на инверсные, входы второго и третьего . элементов И 10 и 11, запрещая их для прохождения импульсов от элемента задержки 12.

Первый синхроимпульс производит следующие действия: пройдя через элемент И 8, изменяет состояние триггера 9 четности; записывает нулевой уровень в триггер 2 разряда 118 что блокирует элемент И 3 этого разряда, переписывает единичный уровень в триггерах 2 разрядов 1 и 19, записывает нулевой уровень в триггер 5 разряда 1, что блокирует дополнительный элемент И б данного разряда для прохождения через него следу ющего синхроимпульса.

На инверсный вход третьего элемента И 11 с выхода элемента ИЛИ 7 младшего разряда 14. поступает нулевой уровень, который разрешает третий элемент И 11 для прохождения через него задержанного в элементе задержки 12 синхроимпульса.

Минимальное время задержки определяется временем переключения триггеров 2 и-5.

Через время задержки первый синхроимпульс проходит. через третий элемент

И 11 и поступает на сброс триггеров

2 всех разрядов; устанавливая их в нулевое состояние. Состояние триггера

9 четности указывает, что проверяемьзл код нечетен. Для проверки кода 1110 понадобился один такт синхроимпульсов, против трех тактов, необходимых для проверки по прототипу.

Положительный эффект от использования данного устройства заключается в повышении быстродействия определения четности параллельного дзоичного кода за счет того, что производится одновременно проверка на четность логических 1 и О. Так как в общем случае количество разное, то проверка меньшего количества одноименных битов на четность, однозначная с проверкой на четность проверяемого кода, значительно повышает быстродействие.

Формула изобретения

Устройство для контроля параллельного двоичного кода на четность, содержащее первый элемент И, триггер четности, регистр сдвига„ каждый раз- ряд которого содержит триггер, эле997038

1 мент И и элемент ИЛИ, причем синхро- .низирующий вход устройства соединен с первьми входами элементов И всех разрядов и с первым входом первого, элемента И, выход которого соединей . со счетным входом триггера четности, выход триггера четности является выходом устройства, выход элемента

И каждого регистра сдвига соединен с входом синхронизации триггера соответствующего разряда регистра сдви- 10 га, прямые информационные входы устройства соединены с единичными входами триггеров соответствующих разрядов регистра сдвига, установочный вход устройства соединен с 0-входом триггера старшего разряда регистра сдвига и с первым входом элемента ИЛИ этого же разряда, выход триггера каждого разряда регистра сдвига соединен с вторым входом элемента И и первым входом элемента ИЛИ этого же разряда, 20 выход элемента ИЛИ каждого разряда регистра сдвига, кроме младшего, соединен с D-входом триггера и вторым. входом элемента ИЛИ последующего разряда регистра сдвига, выход элемен- g5 та ИЛИ младшего разряда регистра сдвига соединен с вторым входом первого элемента И, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в устройство введены второй и третий элементы И и элемент задержки, а в каждый разряд регистра сдвига введены дополнительный элемент И, дополнительный элемент

ИЛИ и дополнительный триггер, причем синхрониэирующий вход устройства соединен с первыми входами дополнительных элементов И всех разрядов регистра сдвига и через элемент задержки с прямыми входами второго и третьего элементов И, выходы которых 40 соединены соответственно с нулевыми входами дополнительных триггеров всех разрядов регистра сдвига, инверсные информационные входы устройства соединены с единичными входами дополнительных триггеров соответствующих разрядов регистра сдвига, ус-. тановочный вход устройства соединен а 0-входом дополнительного триггера старшего разряда регистра сдвига и с первьм входом дополнительного элемента.ИЛИ этого же разряда, вЫХОд дополнительного триггера каждого разряда регистра сдвига соединен с вторым входом дополнительного элемента И и первым входом дополнительного элемента ИЛИ этого жв разряда, выход дополнительного элемента

ИЛЙ каждого разряда регистра сдвига, кроме млащяего, соединен с 0» входом дополнительного триггера и вторым входом дополнительного элемента ИЛИ последующего разряда регистра сдвига, Выходы злемеита ИЛИ И дополнительного элемента ИЛИ,младшего разряда регистра сдвига соединены соответственно с инверсными входами второго и третьего элементов И, третий вход первого элемента И соеди- . нен с инверсным входом третЬего элемента И, выход дополнительного элемента И каждого разряда регистра сдвига соединен е входом синхронизации дополнительного триггера соответствующего разряда, Источники информации принятые во вйимание при экспертизе .

1. Авторское свидетельство СССР

9 746530, кл; G 06 F 11/10, 1980.

2. Авторское свидетельство СССР о заявке М 2865002/18-24, кл. G 06 F 11/10, 1980 (прототип).

997ОЗа .

Составитель И. Сигалов

Редактор Т. Веселова Техред К.Мыцьо Корректор А. Гриценко

Заказ 935/67 Тираж 709 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытиЯ

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. ужгород, ул. Проектная, 4