Микропрограммное устройство управления

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<щ993261 (63) Дополнительное к авт. свид-ву(22) Заявлено 020981 (23)3334996/18-24

fgqj+ Кп 3

G 06 F 9/22 с присоединением заявки М—

Государственный комитет

СССР ио делам изобретений и открытий (23) Приоритет - И}УДК 681.325. (088. 8) Опубликовано 300183.Бюллетень М 4

Дата опубликования описания 300183 (72) Авторы изобретения

Г.Н. Тимонь кин, А, Ï. Ткачев, М. П. Ткачев, и С.Н.Ткаченко " нко (71) Заявитель (54) МИКРОПРОГРАММНОЕ УСТРОЙСТВО

УПРАВЛЕНИЯ

Изобретение относится к вычислительной технике и может быть использовано в устройствах управления ЭВМ, Известно перестраиваемое микропрограммное устройство управления, содержащее два блока памяти, два регистра, два коммутатора, два триг-, гера, элементы ИЛИ -и элементы И 1)., Однако устройство обладает низкой .отказоустойчивостью, обусловленной структурной корреляцией адрес- . ных и операционных частей микрокоманд при идентификации отказов в них., большим количеством.оборудования, обусловленным дублированием информации в.ячейках-блоков. памяти при наличии в микропрограмме повторяющихся микрокоманд, низким быстродействием, .обусловленным снижением частоты выдачи микрокоманд на выхо де устройства при отказе. одного иэ. блоков памяти.. .Наиболее близким к предлагаемомуГ по технической сущности и положительному эффекту! является перестраиваемое микропрограммное устройство уп-. равления,.которое содержит.два.блока памяти, два коммутатора, два регист- ра, два элемента И, два триггера, два элемента И, блок элементов ИЛИ, причем круппы: адресных выходов первого и второго блоков памяти соедине-. ны с первыми группами информационных входов соответственно первого и второго.регистров, первые группы выходов которых соединены с группами адрес-. ных.входов второго и первого блоков памяти. соответственно, причем установочные входы первого и второго уе- гистров соединены .с выходами неис- . правности .первого и второго блоков памяти соответственно, .входы второй группы информационных входов первого и второго регистров соединены с группой .выходов первого и второго коммутаторов соответственнЬ, первые . управляющие.входы которых соединены соответственно .с первым и вторым входами устройства, входы группы ин« формационных. входов первого и .второ-. го коммутаторов соединены с выходами второй группы .выходов .второго и первого.регистров соответственно, вторые.управляющие входы первого.и второго триггеров соответственно, единичные выходы которых соединены с первыми входами

Недостатками данного устройства. являются низкая отказоустойчивость, большой объем обрудования и низкое быстродействие, Цель изобретения — повышение отка-. зоустойчивости.

Поставленная цель достигается тем, что устройство, содержащее два блока !О памяти, два коммутатора, два регистра, два элемента ИЛИ, два триггера, два элемента И, блок элементов ИЛИ, причем адресные выходы первого и второго блоков памяти соединены с (5 первыми информационными входами соответственно первого и второго регистров, первые выходы которых соединены с адресными входами второго и первого блоков памяти соответственно, причем установочные входы первого и второго регистров соединены с выходами неисправности первого и второго блоков памяти соответственно, информационные входы первого и второго регистров соединены с выходами первого и второго коммутаторов соответственно, первые управляющие входы которых соединены соответственно с первым и вторым входами тактовых импульсов устройства, информационные входы первого и второго коммутаторов соединены с вторыми выходами второго и первого регистров соответственно, вторые управляющие входы первого и второго коммутаторов соединены с нулевыми выходами первого и второго триггеров соответственно, единичные выходы которых соединены с первыми входами первого и второго элементов И соответственно, вторые вхо- 40 ды которых соединены соответственно с первым и вторым входами тактовых импульсов устройства, выход блока элементов ИЛИ подключен к операционному выходу устройства, д полнительно 4 содержит два блока памяти, два регист ра, два триггера, восемь элементов И, шесть элементов ЙЛИ и блок элементов И-ИЛИ, причем первые входы третьего и четвертого элементов И соедине- 50 ны соответственно с вторыми и первыми.входами тактовых импульсов устройства, вторые входы третьего и четвертого элементов И соединены с нулевыми выходами второго и первого триггеров соответственно, а выходы соединены с первыми входами со" ответственно первого и второго элементов ИЛИ, вторые входы которых соединены с выходами соответственно первоге и второго элементов И, а 60 выходы первого и второго элементов

ИЛИ соединены с входами считывания соответственно первого и второго блоков памяти, с первыми входами соответственно третьего и четверто- 65 го элементов ИЛИ, вторые входы которых соединены с выходами пятого и шестого элементов И соответственно, первые. входы которых соединены с выходами второго и первого элементов

ИЛИ соответственно, вторые входы пятого и шестого элементов И соединены с йулевыми выходами первого и второго триггеров соответственно, единичные входы которых соединены с выходами неисправности второго и первого блоков памяти соответственно, операционные выходы которых соединены с информационными входами соответственно третьего и четвертого регистров, информационные выходы которых подключены соответственно к первому и второму входам блока элементов И вЂ” ИЛИ, третий и четвертый входы которого соединены с единичными выходами соответственно п рвого и второго триггеров, нулевые входы которых соединены с выходами неисправности соответственно первого и второго блоков памяти, выходы третьего и четвертого элементов ИЛИ подключены к пятому и шестому входам соответственно блока элементов И-ИЛИ, выход которого подключен к адресным входам. третьего и четвертого блоков памяти, входы считывания которых соединены.с выходами соответственно пятого и шестого элементов ИЛИ, первые входы которых соединены с выходами седьмого и восьмого элементов И, первые входы которых соединены соот:ветственно с первым и вторым входами тактовых импульсов устройства, а вторые входы — с единичными выходами соответственно третьего и четвертого.Tðèããåðîâ,.ê вторым входам пято-. го и шестого элементов ИЛИ подключены выурды.соответственно девятого и десятого элементов И, первые входы которых подключены соответственно к второму и первому входам тактовых импульсов устройства, а вторые входы — к нулевым выходам четвертого и третьего триггеров соответственно, единичные входы которых соединены с выходами неисправности четвертого и третьего блоков памяти соответственно, нулевые входы третье.

ro и четвертого триггеров соединены с выходами неисправности третьего и четвертого блоков памяти соответственно, информационные выходы которых соединены соответственно с первым и.вторым входами блока элементов ИЛИ.

На фиг. 1 представлена функциональная схема предлагаемого устройства; на фиг. 2 — функциональная схема первого (второго) коммутатора; на фиг. 3 — функциональная схема первого (второго) блока памяти; на фиг. 4 — функциональная схема третьего (четвертого) блока памяти; на

993261 ки, запоминающее устройство 81, сумматор 82 по модулю два и элемент

И 83. Блок 84 элементов И-ИЛИ (фиг.

5) содержит В элементов И-ИЛИ. Блок элементов ИЛИ (фиг..б) содержит Е элементов ИЛИ 85 — 1, 85 — 2, 85 — E,.Ïåðâûé (второй) регистр 7 (8) (фиг. 7) содержит A триггеров

86 — l, 86 — 2, ... 86 — A. Обозна,чения входов и выходов элементов на фиг. 2 - 7 соответствует обозначениям Фигуры l.

Устройство работает следующим юбразом.

В исходном состоянии при отсутствии неисправностей в блоках 16 17, 19 и 20 на соответствующих их выходах

58, 63, 64 и 67 значение сигнала равно логическому нулю, все триггеры

26, 29, 30 и 31 находятся в единичном состоянии в регистре 7 (8) записан адрес A. адресной микрокоман и ды, подлежащей считыванию, в регист- ре 21 (24) записан адрес А4 операционной микрокоманды, подлежащей считыванию из блоков 19 или 20, коммутаторы 1 и 2 заблокированы сигналами с нулевых выходов триггеров 26 и 29.

На входы 34 и 33 устройства поочередно поступают тактовые импульсы. Так как триггер 26 -(29) находится в единичном состоянии, то сигналом с его единичного выхода разрешается прохождение тактового импульса с входа

34 (33) устройства через элемент И

9 (12) и далее через элемент ИЛИ

15 (18) на считывающий вход 50 (53) блока 16 (17) памяти, в результате чего происходит считывание адресной: микрокоманды по адресу A1+4 записанному в регистре 7 (8), и ее запись в регистрах 21 (24) и 8 (7) °

Одновременно с выхода элемента

ИЛИ.15.(18) через элемент ИЛИ 28 (27) импульс отпирает первую: группу вхохов блока элементов И-ИЛИ 32, в,результате чего адрес A. поступает

1 на адресные входы 55 и 56.блоков

19 и 20.

Так как элемент И 3 (6) открыт сигналом с единичного выхода триггера 30 (31), то в этот момент на . выход 54 (57) блока 19 (20) через открытый: элемент И 3. (6) и,элемент

ИЛИ 13 (14) поступает тактовый импульс с входа. 34 (33) устройства.

Этим самым разрешается считывание из блока 19 (20). Считываемая операцион. ная микрокоманда с.выхода 65(66) . блока 19.(20) .через элемент И-ИЛИ

25.поступает на выход 68 устройства.

При считывании адресной микрокоманды из блока.lб (17) адрес A„ q операционной микрокоманды, считывание которой. производится в следующем такте .работы .устройства, с выхода

59 (62),поступает .в регистр 21 (22) „ : где запоминается. фиг 5 — функциональная схема блока. элементов И-ИЛИ; на фиг. 6 — Функциональная схема блока элементов ИЛИ; на фиг. 7 — функциональная схема регистра.

Устройство (фиг. 1) содержит вто- 5 рой и.первый коммутаторы 1 и 2, седьмой 3, девятый 4, десятый 5 и восьмой 6 элементы И, второй 7 и первый ,8.регистр, первый 9,Третий 10, чет вертый 11 и второй 12 элементы И, пя-1О . «тый 13 и шестой 14 элементы ИЛИ, первый элемент ИЛИ 15, первый и второй блоки 16 и 17 памяти, второй элемент

ИЛИ 18, третий и четвертый блоки 19 и 20 памяти, четвертый регистр 21, шестой 22 и пятый 23 элементы И, третий регистр 24, блок 25 элементов ИЛИ, первый триггер 26, четвертый 27 и. третий 28 элементы ИЛИ; второй 29, третий 30 и четвертый 31 триггеры, блок элементов И-ИЛИ 32, второй и первый входы 33 и 34 устройства, второй и первый управляющие входы 35: и Эб второго коммутатора, его информационный вход 37 информационный вход 38 первого коммутатора, первый и второй управляющие входы 39 и 40 первого коммутатора, второй и первый входы 41 и 42 регистра 7,установочные входы 43 и 44 соответственно второго и первого регистров, первый и З0 второй входы 45 и 46 первого регистра, выход 47 первого элемента И, выходы

48 и 49 второго и первого регистров соответственно, вход 50 считывания первого блока. памяти,,адресные входы 35

51 и.52 первого и второго блоков памяти соответственно,.входы 53 и

54 считывания второго и третьего блоков памяти соответственно, адресные входы 55 и 56 третьего и четвер- 4() того блоков памяти соответственно, вход 57.считывания четвертого блока памяти, выход 58 неисправности первого блока памяти, второй и первый . выходы 59 и 60 первого блока памяти, 45 первый и второй выходы 61 и 62 второго блока памяти, выходы 63 и 64 неисправности соответственно второго и третьего блоков памяти, информационные выходы 65.и бб соответственно. третьего.и четвертого блоков памяти, выход 67 неисправности четвертого. блока памяти, .выход 68 устройства, единичный выход 69 первого триггера, выход 70 .четвертого регистра,.входы

7l.и 72 блока элементов И-ИЛЙ, выход

73 третьего регистра,.единичный вы-.

: ход 74 второго триггера.

Первый. (второй) коммутатор (Фиг. 2) .содержит блок 75 из С элементов И.Первый (второй) блок памяти (Фиг. 3) содержит элемент 76 задержки, запоминающее устройство 77 сумматор.78:по модулю два. и элемейт .И 79. Третий (четвертый) блок памяти (фиг. 4) содержит элемент 80 задеру- 65

993261

Адрес AA следующей адресной мик-. рокоманды с выхода 60 (61) блока

16 (17) подается на регистр 8 (7).

Далее поступает тактовый импульс на вход 33 (34) устройства. При этом оно функционирует аналогично описан- 5 ному выше, осуществляя считывание микрокоманд из блоков 17 и 20.

При отказе блока 16 (17) íà его выходе 58 (63) появляется единичный сигнал, который подтверждает единич,ное состояние триггера 29 (26) и уста:навливает триггер 26 (29) в нулевое состояние. Нулевым сигналом с единичного выхода 69 (74) триггера запрещается поступление тактовых импуль 5 сов с входа 34 (33) устройства через элемент И 9 (12) на вход 50 (53) бло-. ка 16 (17). Этим же сигналом запрещается прохождение информации из регистра 21 (24) через блок элементов ИИЛИ 32 на адресные входы 55 и 56 бло-20 ков 19 и 20. Тем самым запрещается дальнейшее использование информации, поступившей из исправного блока 16 (17) в регистр 21 (24). Одновременно сигналом е выхода 58 (63) блока 16 25 (17) в регистре 8 (7) устанавливается фиксированный адрес той ячейки памяти блока 17 (16), с которой начинается микропрограмма в режиме функциони рования с одним исправным блоком памя-30 ти (функционирование по усеченному; алгоритму, реализация диагностической микропрограммы и т.п. ). Единичным сигналом с нулевого выхода триггера

26 (29) открывается элемент И ll (10) 35 для подачи через элемент ИЛИ 18 (15) тактовых импульсов с входа 34 (33) устройства на вход 53 (50) блока 17 (16) памяти. В результате считывания микрокоманд из исправного блока

17 (16) производится по сигналам как с входа. 33, так и с входа 34 устройства, т.е. в два раза чаще, чем при работе с исправными блоками 16 и 17.

Кроме этого, единичным сигналом с 45 нулевого выхода триггера ". 6 (29) происходит разблокировка коммутатора

2 (1) °

Считывание микрокоманд из блока

17 (16) при этом происходит анало- 50 гично вышеописанному. Адрес следующей адресной микрокоманды, считанной с выхода 61 (60) исправного блока 17 (16), поступает на вход

42 (45) регистра 7 (8) и через 55 раз блокированный коммутатор 2 (1) исправного блока 17 (16) поступает в регистр.8 (7) ° По этому адресу производится считывание очередной микрокоманды и т.д. 60

Адрес операционной микрокоманды с выхода 62 (59) исправного блока

17 (16) поступает в регистры 24 (21), где запоминается. Каждым импульсом на выходе элемента ИЛИ 18 открывается элемент И 23 (22), от- 65 крытый по другому входу единичным сигналом с нулевого выхода триггера

26 (29). Сигналом с выхода элемента и 23 (22) через элемент ИЛИ 28 (27) открывается для прохождения информации из регистра 24 (21) первая группа входов элемента И-ИЛИ 32, в результате чего на адресные входы

55 и 56 блоков 19 и .20 поступают адреса операционных микрокоманд.

Если.в процессе функционирования в одноканальном режиме, например, при работе с.одним исправным бло-. ком 17 (16) обнаружен отказ этого блока,то на выходе неисправности 63 (58) появляется сигнал, который опрокидывает триггер .26 (29) в единичное, а триггер 29 (26) в нулевое состояние, тем самым устройство переводится в одноканальный режим работы с ранее отключенным блоком 16 (17-)

Если причиной его отключения является отказ одной из ячеек памяти либо сбой в нем, то устройство продолжает функционирование, считывая микрокоманды из него. Если же этой причиной является отказ цепей считывания информации из него, то при первом же считывании микрокоманды устройство аналогичнб вышеописанному переходит в режим работы с блоком 17 (16) и т.д.

При появлении отказа в блоке 19 (20) на его выходе 64 (67) появляется сигнал, который подтверждает единичное состояние триггера 31 (30) и переводит триггер 30 (31) в 1 нулевое состояние. Сигналом с его еди-, ничного выхода запирается элемент И 3, (5) для прохождения с входа 34 (33) устройства тактовых импульсов. Тем самым запрещается считывание микрОкоманд неисправного блока 19 (20) °

Одновременно с этим единичным сигналом с йулевого выхода триггера 30 (31) открывается для прохождения тактовых импульсов с входа. 34 (33) устройства элемент И 5 (3), с выхода которого тактовые импульсы через элемент ИЛИ 14 (13) поступают на считывающий вход 57 (56) блока 20 (19). Так как в это время элемент

И б (4) открыт для поступления тактовых импульсов с входа 33 (34) устройства через элемент ИЛИ 14 (13) на вход 57 (56) блока, то считывание из исправного блока 20 (19) производится с удвоенной частотой. . Если при.дальнейшем.функционировании в.режиме с одним исправник блоком 20 (19) памяти обнаружен отказ, то сигналом с его выхода 67 (64) триггер 30 переводится в единичное, а триггер 31 в нулевое состояние.

Тем самым устройство переводится в режим работы с.блоком 19 (20), ранее забракованным.

Если причинбй его отключения является отказ одной из ячеек памяти

99.3261

10 либо сбой в нем, то устройство прадо жает функционирование, считывая микрокоманды иэ него. Если же причиной является отказ цепей считывания информации иэ него, то при первом же считывании микрокоманды из него блок будет вновь забракован и аналогично вышеописанному устройству перейдет в режим работы с блоком 20 (19) и т.д.

Предлагаемое устройство имеет. более.высокую отказоустойчивость, чем прототип. Выигрыш в отказоустойчивости можно оценить относительным выиграшемдО в вероятности откаэа ,устройства л полнительно содержит два блока па-. мяти,.два регистра, два триггера, восемь элементов И, шесть элементов ИЛИ н блок элементов И-ИЛИ, причем первые входы третьего и четвер-.

5 того элементов И соединены соответственно с вторым и первым входами тактовых импульсов устройства,, вторые входы третьего и четвертого элементов И соединены с нулевыми выхо1О дами второго и первого триггеров соответственно, а выходы соединены с первыми входами соответственно первого и второго элементов ИЛИ, вторые входы которых соединены с выходами соответственно первого и второго элементов И, а выходы первого и второго элементов ИЛИ соединены с входами считывания соответственно первого и второго блоков памяти, первыми входами соответственно третьего и четвертого элементов ИЛИ, вторые входы которых соединены с выходами пятого и шестого элементов И соответственно, первые входй кото25 рых соединен с выходами второго и . первого элементов ИЛИ соответственно, вторые входы пятого и шестого элементов И соединены с нулевыми выходами первого и второго триггеров соответственно, единичные входы котоЗО рых соединены с выходами неисправности второго и первого блоков памяти соответственно, операционые выходы которых соединены с информационными входами соответственно третьего и

° 35 четвертого регистров, информационные выходы которых подключены соответственно к первому и второму вхоФормула изобретения

Микропрограммное устройство управления, содержащее два блока памяти, два коммутатора, два регистра, два элемента ИЛИ, два триггера, два элемента И, блок элементов ИЛИ. причем адресные выход .первого и второго блоков памяти соединены с первыми информационными входами .соответственно первого и второго регист ров, первые выходы которых соединены с адресными входами второго и первого блоков памяти соответственно, причем установочные входы первого и второго регистров соединены с выходами неисправности первого и второго блоков памяти соответственно, информационные входы первого и второго регистров соединены с выходами пер -. вого,и второго коммутаторов соответственно, первые управляющие входы которых соединены соответствеяно с первым и вторым входами тактовых импульсов устройства, ииформационййе входы первого и-второго коммутаторов соединены с вторыми выходами второго и первого регистров соответственно, вторые управляющие входы первого и второго коммутаторов соединены .с нулевыми выходами первого и второго триггеров соответственно, единичные выходы которых соединены"с первыми входами первого и второго эле,ментов и соответственно, вторые входы которых соединены соответственно с первым и вторым входами тактовых импульсов устройства, выход блока .элементов ИЛИ подключен к операционному выходу устройства, .о т л ич а ю щ е е с я тем, что, с целью повышения отказоустойчивости, до40

50

60

p1:-р1

4 Р ®0% " 6- 27 /o, г

4-Р„ где Р и Р— вероятности безотказ. ной работы предлагаемого устройства и прототипа соответственно.

Выиграш в объеме оборудования находится в пределах 15- 40%. дам блока элементов И-ИЛИ, третий и четвертый входы которого соединены с единичными выходами соответственно первого и второго триггеров, нулевые входы которых соединены с выходами неисправности соответственно первого и второго блоков памяти, выходы третьего и четвертого элементов ИЛИ подключены к пятому и шестому входам соответственно блока элементов

И-ИЛИ,выход которого подключен к адресным входам третьего и четвертого блоков памяти, входы считывания которых соединенй с выходами соответственно пятого и шестого элементов ИЛИ, первые входы которых соединены с выходами седьмого и восьмо.

ro элементов И, первые входы которых соединены соответственно с пер-. вым и вторым входами тактовых импульсов устройства, а вторые входы ° ,с единичными выходами соответственно третьего и четвертого триггеров, к вторым входам пятого и шестого элементов ИЛИ подключены выходы соответственно девятого и десятого элементов И, первые входы которых подключены соответственно к второму и первому. входам тактовых импуль.

993261

11

12 сов устройства, а вторые входы— к нулевым выходам четвертого и третьего триггеров соответственно, единичные входы которых соединены . с выходами неисправности четвертого и третьего блоков памяти соответственно, нулевые входы третьего и четвертого триггеров соединены с выходами неисправности третьего и четвертого блоков памяти соответственно, информационные выходы которых соединены соответственно с первым и вторым входами блока элементов ИЛИ.

Источники информации, принятые во внимание при экспертиэе

5 1. Авторское свидетельство СССР

Р 830383, кл. G 06 F 9/22 1981.

2. Авторское свидетельство СССР

М 646333, .кл. G 06 F 9/12, 1976 (прототип).

993261

М®

° В ° °

° Э -, °

° .

° °

7(/)

Составитель Л.Логачев

Редактор С.Юско Техред Т.Фанта Корректор И.Шулла

Закаэ 479/65 Тирам 704 . Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и.открытий .

113035 Москва, Ж-35, Раушская наб., д. 4/5

Филиал .ППП. . .Патент, .r. Ужгород, ул. Проектная, 4