Буферное запоминающее устройство

 

О П И С А Н И Е <, 995123

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (6l ) Дополнительное к авт. свид-ву(22)Заявлено 28.09.81 (21) 3339623/18-24 с присоединением заявки М (23) Приоритет

Опубликовано 07. 02.83. Бюллетень М 5 (5! )М. Кл.

G 11 С 9100

Гасударственный камнтат

60 делам лзабратеннй н атарытий (53) УД3(681. 327. .6 {088.8) .

Дата опубликования описания 07.02 .83 (72) Авторы изобретения

Ю.В.Рябцов и О..Г.Светников т. р (71) Заявитель

{54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике и может быть исполь1 зовано в буферных запоминающих устройствах (БЗУ) каналов ввода измерительной информации в многомашинные и многопроцессорные системы обработ-. ки.

Известны ЗУ, содержащие блок .памяти, блок управления, блок формирования адреса, позволяющие организовать работу с несколькими абонентами (1 j.

Недостатком этого БЗУ являются ограниченные функциональные возможности.

Наиболее близким к предлагаемому является БЗУ, содержащее блок буферной памяти, первый вход которого.является информационным входом устрой- 20 ства, выход подключен к регистру данных, а второй вход соединен с первым выходом блока управления буферной памятью (2 ).

Недостатком известного БЗУ являются ограниченные функциональные возможности: каждое входное сооб" щение адресуется только одному из совокупности приемников. Поэтому использование известного БЗУ в системах обработки периодических потоков измерительной информации сложной структуры не позволяет осущест" вить эффективную работу с взаимосвязанными параметрами. При обработ-. ке таких параметров {например, те" кущего значения времени) возникает

I необходимость выдавать очередное сообщение в каждый из блоков обработки, где обрабатываются зависимые от него параметры. Кроме того, при использовании известного БЗУ в таких системах велика вероятность по-. терь данных из-за .возможных отказов или перегрузок отдельных блоков обработки.

Цель изобретения - расширение области применения устройства за счет

3 995 работы с несколькими приемниками ин-, формации, Поставленная цель. достигается тем, что в буферное запоминающее устройство, содержащее блок памяти, выходы которого подключены к первому входу регистра данных, вход блока памяти подключен к первому выходу блока управления, дополнительно введены формирователь адресных сигналов, блок синхронизации, блок элементов И-ИЛИ, регистр адреса и триггер, выход которого подключен к первому входу блока элементов И-ИЛИ, второй вход которого подключен к первому входу блока синхронизации и является соответствующим управляющим входом устройства, первый выход блока синхронизации подключен к первым входам триггера и регистра адреса и к второму входу регистра данных, вторые входы триггера и регистра. адреса подключены к выходу блока буферной памяти, выходы блока элементов И-ИЛИ подключены к третьим входам регистра адреса, выходы которого подключены к вторым входам блока синхронизации и к одним из входов формирователя адресных сигналов, одни выходы которого подключены к третьим входам блока элементов И-ИЛИ, другие.-. вход и выход формирователя адресных сигналов являются соответствующими входом и выходом устройства, второй выход и третий вход блока синхронизации подключены к соответствующим входу и выходу блока, управления, третий выход блока синхронизации является соответствующим выходом устройства.

Кроме того, формирователь адресных сигналов содержит блок приоритета, шифратор и элементы И, выход одного из которых подключен к одним из входов шифратора и блока приоритета, выходы других элементов И подключены к соответствующим другим входам блока приоритета, выходы которого подключены к другим входам шифратора и являются соответствующими выходами формирователя адресных сигналов, входы элеменчов И и выход шифратора являются соответственно входами и выходом формирователя адресных сигналов, Кроме того, блок синхронизации содержит элементы задержки, элементы НЕ, элементы И и элементы ИЛИ, входы первого иэ которых являются соответствующими входами блока синхронизации, выход первого элемента ИЛИ подключен. к одному из входов первого элемента И и к входу первого элемента НЕ, выход которого подключен к первому входу второго элемента И, второй вход первого элемента И подключен к выходу первого элемента задержки, вход которого подключен к

1р входу второго элемента НЕ и является соответствующим входом блока синхронизации, выход второго. элемента. НЕ подключен к второму входу второго элемента И, третий вход которого является д соответствующим входомблока синхронизации, выход второго элемента И под" ключен к первому входу второго элемента ИЛИ, к входу второго элемента задержки и является .соответствующим выходом блока синхронизации, второй вход второго элемента ИЛИ подключен к выходу первого элеменча И, выход второго элемента ИЛИ подключен к входу третьего элемента задержки, выходы второго и третьего элементов задержки являются соответствующими выходами блока синхронизации.

Это позволяет осуществлять гибкое планиррвание при обработке периодических потоков измерительной информации со сложной структурой с учетом обработки взаимозависимых параметров в условиях ограниченного обьема памяти, каждого блока обработки.

На фиг. 1 показана структурная схема БЗУ; на фиг. 2 — блок буферной памяти и блок управления буферной памятью; на фиг. 3 - формирователь адресных сигналов, на фиг. 4блок синхронизации и блок элементов И-ИЛИ.

В состав БЗУ. входят блок 1 памяти, блок 2 управления, регистр 3 данных, триггер 4, регистр 5 адреса, блок 6 элементов И-ИЛИ, форми4 рователь 7 адресных сигналов, блок 8 синхронизации, информационные входы вход 1О признака наличия информа" ции, выход 11 сигнала приема, выход

12 признака заполнения, выход 13 блока буферной памяти, выход 14 и вход

15 блока управления, выход 16 триггера, выход 17 блока элементов И-ИЛИ, выход 18 регистра адреса, выход 19 блока синхронизации, выход 20 формиЯ рователя адресных сигналов, выходы

21 данных, вход 22 ответа, вход 23 состояния, адресные выходы 24, выход

2 сигнала сопровождения.

5 9-95123 б

Блок 1 памяти содержит группу ре-. в последующую и управляют прохождегистров 26, реализованных на синхрони- нием тактовых импульсов через элемензируемых O-триггера, с записью по --. ты 29 И на входы синхронизации рефронту синхронизирующего сигнала. Ре- гистров 26. Элемент 34 И разрешает гистры 26 образуют ячейки буферной 5 прохождение тактовых импульсов на памяти. Одноименные разряды регист" второй выход блока 2. при наличии инров 26 последовательно соединены друг формации в последней, выходной (крайс другом. Информационные входы пер- ней справа) ячейке блока 1. Триггевого, крайнего слева, регистра 26 ры 30 и 31 и элемент 32 задержки упсоединены с первым входом блока 1, в равляют сдвигом на один шаг содержиа входы синхронизации регистров 26 мого блока 1 после поступления на, подключены к вторым входам блока 1. второй вход блока 2 сигнала о проиэ- .

Блок 2 управления содерж т регистр веденном считывании информации из

27 сдвига, группу элементов 28 ИИПЛИ- выходной ячейки блока 1.

КАЦИЯ, группу элементов 29 И, причем 1 Устройство работает следующим обчисло элементов 28 и 29 и число .раз- разом. рядов в регистре 27 соответствуют ко- На вход БЗУ по входам 9 поступа" личеству регистров 26 в блоке 1, ют информационные сообщения, сопротриггеры 30 и 31, элемент 32 задерж- вождающиеся признаком наличия инки, генератор 33 тактовых импульсов 20 формации на входе 10. и элемент 34 И. Входное слово содержит данные, Формирователь 7 адресных сигналов код назначения и признак типа назнасодержит группу элементов 35 И, коли- чения. Количество разрядов в коде чество которых соответствует количе- назначения равно максимально возможству блоков обработки в устройстве, 25 ному числу блоков обработки в устблок приоритета 36. Схема приоритета ройстве. Каждому блоку обработки 36 может быть реализована различными ставится в соответствие определенспособами, например, по матричной cxe" ный разряд в коде назначения. "Еди" ме с помощью элементов 37 ИЛИ и эле- ница" в р-м разряде кода назначементов 38 И с одним инверсным входом..зв ния означает, что в текущем сеансе

Приоритет входов понижается от пер- данное сообщение может быть выдано вого (верхнего) к последнему (нижне- в р-й блок обработки (в р-м блоке му). Формирователь также содержит обработки имеется соответствующая шифратор 39. программа обработки), а "ноль" за"

Блок 6 элементов И-ИЛИ содержит - прещает выдачу данного сообщения элементы 40 И-ИЛИ, количество кото- в р-й блок обработки. рых соответствует количеству блоков Сообщение назначается более, чем обработки в устройстве. одному блоку обработки. Это позволяБлок 8 синхронизации содержит пер- ет повысить живучесть устройства и вый элемент 41 задержки, первый эле- 4 коэффициент использования блоков об" мент ИЛИ 42, первый элемент И 43, работки за счет равномерной загрузпервый .элемент HE 44, второй элемент ки. "Единица" в разряде признака

HE 45, второй элемент- И 46, второй типа назначения означает, что данэлемент ИЛИ 47, второй и третий эле- ное сообщение достаточно выдать в менты задержки 48 и 49. один из блоков обработки, которым

Количество входов элемента 42 ИЛИ в коде назначения соответствуют "едисоответствует количеству блоков об- ница", а нулевой признак типа назнаработки в устройстве. чения означает, что данное сообщеПервый разряд. регистра 27 подклю- ние должно быть выдано в каждый из чен к первому, входу блока 2. "Едини- указанных блоков обработки. ца" в некотором разряде регистра 27 Входное информационное слово заявляется признаком наличия информа- писывается тактовым импульсом в перции в соответствующей ячейке памяти вую ячейку памяти, а признак налиблока 1, а "ноль" - является призна- чия информации заносится в первый ком того, что соответствующая ячейка разряд регистра 27, и на выходе 11

55 памяти свободна. Продвижение инфор- появляется сигнал, разрешающий снямации осуществляется слева направо. — тие входной информации. Тактовые имЭлементы 28 анализируют возможность пульсы поступают непрерывно, и при" перезаписи содержимого ячейки памяти нятое слово последовательно продви995123 8 гается через все ячейки (при условии их незанятости) в выходную ячейку.

Появление "единицы" в крайнем справа разряде 27 разрешает прохождение тактовых импульсов через элемент 34 на второй выход блока 2 управления и запрещает прохождение тактовых импульсов через соответствующий элемент 29. Следующее информационное слово продвигается до предпоследней 1р ячейки памяти и т.д. В случае заполнения всех ячеек памяти на выходе

12 появится нулевой сигнал переполнения ЬЗУ.

Сигнал о наличии информации в вы- 15 ходной ячейке блока 1 поступает на выход 14 на третий вход элемента 46.

На первом и втором входах этого элемента в исходном состоянии при отсутствии сигнала на входе 22 ответа и to кода назначения в регистре 5 находятся единичные уровни, и сигнал проходит на выходы блока 8. По сигналу, появившемуся на выходе 19, с выходов

13 блока 1 в регистр 3 заносятся дан-2s ные, в триггер 4 - признак типа назначения, в регистр 5 - код назначения. Триггер 4 и регистр 3 могут быть выполнены, например, на синхронизируемых О-триггерах, а регистр Зр

5 - на, синхронизируемых RS-триггерах. С задержкой, определяемой элементом 49, на входе 15 появляется сигнал, разрешающий смену информации в выходной ячейке памяти блока 1.

Этот сигнал устанавливает в единичное состояние триггер 30. Первый пришедший после этого тактовый импульс устанавливает в единичное состояние триггер 31 и сбрасывает триггер 30. 4р

С задержкой, определяемой элементом

32, на выходах всех элементов 28 появляются единичные уровни и следующий тактовый импульс сдвигает всю информацию в блоке 1 на один шаг вправо, а триггер 31 устанавливает в нулевое состояние.

Код назначения из регистра 5 с выхода 18 поступает в формирователь 7 на первые входы элементов 35. "Едини5р цы", имеющиеся в коде назначения, проходят на выход тех элементов 35, на вторые входы которых, на входы 23, поступают единичные уровни, свидетельствующие о готовности соответствую55 щих блоков обработки принять данные

Как в коде назначения, так и на выходах элементов 35 может быть несколько "единиц". Блок 36 приоритета пропускает "единицу" с наиболее приоритетного входа. С выхода блока 36

"единица" поступает на соответствующий вход шифратора 39, который формирует на выходе 24 адрес соответствующего блока обработки, и по выходам 20 - в блок 6 на второй вход соответствующего элемента 40. Сигнал сопровождения выходной информации появляется на выходе 25 с задержкой относительно сигнала записи на выходе 19. Величина задержки достаточна для формирования адреса блока обработки на выходах 24 и определяется элементом 48.

Сигнал ответа, подтверждающий прием сообщения блоком обработки, поступает на вход 22 в блок 6 на третий и четвертый входы элементов

40. Если с выхода 16 от триггера 4 поступает нулевой потенциал, т.е. данное сообщение должно быть выдано всем блокам обработки, которым соответствуют "единицы" в коде назначения, то сигнал ответа проходит на выход того элемента 40, на втором входе которого имеется единичный уровень.

В результате по шинам 17 в регистр

5 поступит сигнал, обнуляющий только тот разряд, который соответствует блоку обработки, получившему данные.

Если при этом в регистре 5 останется хотя бы еще одна "единица", то на выходе элемента 42 блока 8 имеет место единичный уровень, который через элемент 44 запирает элемент 46, запрещая прохождение сигнала с выхода

14 и запись новой информации в регистры 3 и 5 и триггер 4. Одновременно сигнал ответа поступает в блок 8 и проходит через элементы 41, 43, 47 и 48 на выход 25 сигнала сопровождения. Элемент 41 обеспечивает задержку, достаточную для модификации содержимого регистра 5 и анализа получившегося после этого кода назначения. Элемент 48 обеспечивает задержку, достаточную для выбора следующего по приоритету блока обработки и формирования его адреса в блоке 7.

Таким образом, одни и те же данные иэ регистра 3 выдаются после каждого сигнала ответа, пока в регистре

5 не останется "единиц". При этом нулевой уровень,на выходе элемента

42 запирает элемент 43 и разблокирует через элемент 44 элемент 46 по первому входу. После окончания сигнала ответа на втором входе элемента 46

9951 появляется единичный уровень, сигнал с шины 14 проходит на выходы блока 8 и описанный выше процесс повторяется.

В том случае, когда в три.-re@ 4 заносится "единица", сообщение доста- точно выдать только один раз. Первый же сигнал ответа проходит через все элементы 40, так как на их первых входах находится единичный уровень,. и обнуляе1 все разряды регистра 5. t0

Таким образом, предлагаемое БЗУ позволяет организовать гибкое распределение входных сообщений по блокам об,работки при наличии взаимосвязанных параметров и планировании сеанса обработки в условиях ограниченной памяти в каждом блоке обработки, т.е. при отсутствии возможности хранить в каждом блоке обработки полный набор программ обработки всей совокупно ности параметров. Предлагаемое БЗУ позволяет также уменьшить вероятность потерь входных данных за счет возможности назначения сообщений более, чем одному блоку обработки. формула изобретения

1. Буферное запоминающее устройство, содержащее блок памяти выходы которого подключены к первому входу регистра данных, вход блока памяти подключен к первому выходу блока управления, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения устройства за счет работы с несколькими приемниками информации, оно содержит формирователь адресных зз сигналов, блок синхронизации, блок элементов И-ИЛИ, регистр адреса и триггер, выход которого подключен к первому входу блока элементов И-ИЛИ, второй вход которого подключен к пер- 4о вому входу блока синхронизации и является соответствующим управляющим входом устройства, первый выход блока синхронизации подключен к первым входам триггера и регистра адреса и 4s к второму входу регистра данных, вторые входы триггера и регистра адреса подключены к выходу блока буферной памяти, выходы блока элементов И-ИЛИ подключены к третьим входам регистра адреса, выходы которого подключены к вторым входам блока синхронизации и к одним из входов формирователя адресных сигналов, одни выходы которого подключены к третьим входам блока элементов И-ИЛИ, другие .вход и выход формирователя адресных сигналов. являются соответствующими входом и выходом устройства,-второй выход и

23 10 третий вход блока синхронизации под. ключены к соответствующим входу и выходу блока управления, третий выход блока синхронизации является соответ" ствующим выходом устройства.

2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что формирователь адресных сигналов содержит блок приоритета, шифратор и элементы И, выход одного из которых подключен к одним из входов шифратора и блока приоритета, выходы других элементов И подключены к соответствующим другим входам блока приоритета, выходы которого подключены к другим входам шифратора и являются соответствующими выходами формирователя адресных сигналов, входы элементов И и выход шифратора являются соответственно входами и выходом формирователя адрес, ных сигналов.

3. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок синхронизации содержит элементы задержки, элементы НЕ, элементы И и элементы ИЛИ, входы первого из которых являются соответствующими входами блока синхронизации, выход первого элемента ИЛИ подключен к одному из входов первого элемента И и к входу первого элемента НЕ, выход которого под" ключен к первому входу второго элемента И, второй вход первого элемента И подключен к выходу первого элемента задержки, вход которого подключен к входу второго элемента НЕ и является соответствующим входом блока синхронизации, выход второго элемента НЕ подключен к второму входу второго элемента И, третий вход которого является соответствующим входом блока синхронизации, выход второго элемента И подключен к первому входу второго элемента ИЛИ, к входу,второго элемента задержки и является соответствующим выходом блока синхронизации, второй вход второго элемен-. та ИЛИ подключен к выходу первого элемента И, выход второго элемента

ИЛИ подключен к входу третьего элемента

-задержки, выходы второго и третьего эле", ментов задержки являются соответствующими выходами блока синхронизации.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

N 705517, кл. G 11 С 19/00, 1977.

2. Авторское свидетельство СССР

М 769620, кл. G 11 С 19/00, 1978 (прототип}.