Вычислительное устройство

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61)Дополнительное к авт. сеид-ву (22) Заявлено 06.07.81(21) 3314484/18-24

Союз Соеетскик

Социалистических

Республик

<1997030

Р М К з

G 06 Р 7/49 с присоединением заявки Hо

Государственный комитет

СССР по дедам нзобретеннй н открытнй (23) Приоритет

Опубликовано 1502В3. Бюллетеиь ИЗ б

Дата опубликования описания 15.02 ° 83

tS3f УДК 681.325 (088 ° 8) д (. ., .

В.A.Òåëåêîâåö . у в 7

««. --,, -, Таганрогский радиотехнический кисти г чс. " - им, ВедеКалмакова (72) Автор, изобретения (71) Заявитель (5 4 ) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении специа лизированных вычислительных устройств.

Известно устройство для вычисления сумвва произведений, содержащее регистры множимого и множителя, сумматор и матрицу модулей, выход которой соединен со входом сумматора, а входы подключены к выходам регист« ров (1).

Недостатком этого устройства явля» ется большое количество оборудования, кроме того, оно предназначено для вычислений сумма произведений только положительных чисел.

Известно устройство для вычисле ния сумвщ произведения, содержащее два сумматора, регистры разности и суммы, блок коюаутаторов, регистры .хранения частичного результата и мно-, говходовой сумматор (2).

Указанное устройство работает в избыточной двоичной системе счисления и требует преобраэовакия множи,нвах в избыточный. двоичный код, а множителей в код, содержащий толь- . ко 1 или l

Наиболее близким к предлагаемому является устройство для умножения, содержащее регистр сдвига, выходы которого подключены к информационным входам nepsoro коммутатора, управляющий вход которого соединен со входом множителя устройства, а выходы подключены ко входам регистра множителя, выходы которого соединены с первыми входами первого и второго блоков элементов И, вторые входы которых соединены с выходами соответственно первого и второго ре гистров мнсмимого, входы которых подключены соответственно к первому и второму входам множимого устройства, выходы блоков элементов И подключены к информационным входам второго коммутатора, управляющий вход которого соединен со входом знака множителя устройства, а пер-. вая и вторая группа выходов соединены с первой группой входов соответственно первого и второго сумматоров результата, вторые группы входов которых подключены к выходам младших разрядов соответственно первого и второго регистров результата, первые входи первой и второй групп входов сумматоров в избыточной двоич:.ной системе счисления подключены к

;:выходам переноса соответственно перво-.

997030

ro и второго сумматоров результата, выходы разрядов которых соединены со входами соответственно первого и второго регистров результата, выходами старшего разряда подключенных ко вторым входам первой и второй групп сумматора в избыточной двичной системе счисления, выходы которого подключены ко входам устройства. Устройство производит умножение двух чисел, одно иэ которых представле- )Q но в избыточной двоичной системе счисления, а другое — двоичным кодом, и имеет высокое быстродействие, так как произведение выводится последовательным кодом, начиная со старшего разряда, в процессе вычисления (31., Недостатком данного устройства является сложность алгоритма умножения, что вызывает большие аппара- 2О турные затраты и получение только одного произведения.

Цель изобретения — упрощение устройства и расширение его функцио нальных воэможностей за счет получения суммы нескольких произведений.

Поставленная цель достигается тем, что вычислительное устройство, ch-. держащее регистр первого множителя, входы которого подключены к шине ЗО первого множителя устройства, первый и второй блоки элементов И, первые входы которых подключены к выходам регистра первого множителя, первый и второй сумматоры результата, пер- 35 вый и второй регистры результата, входы которых соединены с выходами соответственно первого и второго сумматоров результата, первые входы разрядов которых с второго по 4О (и+1)-й (n — число разрядов множителя) подключены к выходам и младших разрядов соответственно первого и второго регистров результата, и сумматор в избыточной двоичной системе счисления, первый и второй вхо45 ды которого подключены к выходам переноса соответственно первого и второго сумматоров результата, а третий и четвертый входы подключены к выходам старшего (п+1)-ro разряда соответственно первого и второго регистров результата, содержит регистр второго множителя, три коммутатора, третий и четвертый блоки элементов И, два комбинационных сумма- тора, и сумматор.-вычитатель, причем шина второго множителя устройства подключена к входам регистра второго множителя, выходы которого соеди- нены с первыми входами третьего и 60 четвертого блоков элементов И, выходы которых подключены к первым входам соответственно первого и второго комбинационных сумматоров, выходы которых подключены к вторым 65 входам соответственно первого и второго сумматоров результата, а вторые входы первого и второго комбинационных сумматоров соединены с выходами соответственно первого и второго блоков элементов И, вторые входы которых подключены соответственно к первому и второму выходам первого коммутатора, информационные входы которого подключены к первому и второму входам первого множимого устройства, а первый и второй управляющие входы подключены к входам знаков соответственно первого множителя и первого множимого устройства, входы знаков второго. множителя и второго множимого устройства подключены соответственно к первому и второму управляющим входам второго коммутатора, первый и второй информационные входы которого соединены с первым и вторым входами второго множимого устройства соответственно, первый и второй выходы второго коммутатора соединены с вторыми входами соответственно третьего и четвертого блоков элементов И, выход сумматора в избыточной двоичной системе счисления подключен к первому входу сумматора-вычитателя, выходы которого подключены к выходной шине устройства, а второй вход соединен с выходом третьего коммутатора, первый и второй входы которого соединены со входами первого и второго слагаемых устройства.

На чертеже приведена структурная схема устройства.

Устройство содержит шины 1 и 2 первого и второго множителей, регистры 3 и 4 первого и второго множителей., входы 5 и б первого множимого, входы 7 и 8 второго множимого, первый.и второй коммутаторы 9 и 10, входы 11 и 12 знаков первого и второго множителей устройства, входы 13 и 14 знаков первого и второго множимых устройства, .первый, второй, третий и четвертый блоки .элементов

И 15-18., комбинационные сумматоры

19 и 20, сумматоры результата 21 и 22, регистры результата 23 и 24, сумматор 25 в избыточной двоичной системе счисления, сумматор-вычитатель 26, выходную шину 27, третий коммутатор 28, входы 29 и 30 hepвого и второго слагаемых.

Шины 1 и 2 множителей устройства соединены со входами регистров 3 и 4 первого и второго множителей, входы 5 и б первого множимого и входы 7 и 8 второго миожимого устройства подключены к информационным входам соответственно первого и второго коммутаторов 9 и 10, первые управляющие входы которых соединены со входами 11 и 12 знаков соответственно первого и второго множителей устройства, а вторые управляющие

997030 входы соединены со входами знаков 13 и 14 соответственно первого и второго множимых устройства. Выходы регистра 3 первого множителя подключены к первым входам первого и второго блоков элементов И 15 и 16, вторые входы которых соединены соот« ветственно с первым и вторым выходами первого коммутатора 9. Выходы регистра 4 второго множителя соединены с первыми входами третьего и четвертого блоков элементов И 17 и 18, вторые входы которых подключены соответственно к первому и второму выходам второго коммутатора 10. Выходы первого и второго блоков элементов И 15 и 16 соединены с первыми входами соответственно первого и второго комбинационных сумматоров

19 и 20, вторые входы которых подключены к выходам соответственно третьего и четвертого блоков элементов И 17 и 18. Выходы первого и второго комбинационных сумматоров 19 и 20 подключены ко вторым входам соответственно первого и второго сумматоров результата 21 и 22, первые входы которых соединены с выходами. п младших разрядов соответственно первого и второго регистров результата 23 и 24, входы которых подключены к выходам соответственно первого и второго сумматоров результата 21 и 22. Выходы переноса первого и второго сумматоров результата 21 и 22 подключены соответственно к первому и второму входам сумматора 25 в избыточной двоичной системе счисления, третий и четвертый входы которого соединены с выходами старшего разряда соответственно первого и второго регистров результата 23 и

24. Выход сумматора 25 подключен к иервому входу сумматора-вычнтателя 26, выходы которого подключены к выходной. шине 27 устройства, а второй вход соединен с выходом третьего коммутатора 28, первый и второй входы которого соединены со.входами

29 и 30 первого и второго слагаемых устройства.

Устройство работает следующим образом.

В начальном такте работы регистры 23 и 24 результата сбрасываются в нулевое состояние, а в регистры 3 и 4 множителей по шинам 1 и 2 устройства заносятся значения первого и второго множителей параллельным двоичным кодом. Знаки множителей со входов 11 и 12 устройства подаются на первые управляющие входы соответственно первого и второго коммутаторов 9 и 10.и остаются на входах устройства до окончания цикла умноже= ния. Значения множимых последовательным кодом, начиная со старшего разряда, подаются со входов 5,6 и

7, 8 устройства на информационные входы первого н второго коммутаторов 9 и 10 . Если перемножаются числа, выраженные в двоичной позиционной системе счисления, то вход 5 устройства объединяется со входом б а вход 7 - co входом 8. Если.множимые выражены;; -в избыточной двоичной системе счисления (цифрами 1,0, >0 1), то входы 13 и 14 знаков множиьих устройства объединяются со вторыми (отрицательными) входами 6 и 7 соответственно первого и второго множи« алых устройства. Алгоритм вычисления

15 суммы произведений основан на формуле где A и С вЂ” первое и второе множимые;

В и D — - первый и второй множители.

Если в К-м такте (К = 1,2,...,N) работы К-й разряд первого или второго множимых равен нулю, то на выходы первого коммутатора 9 выдается нулевая информация, и соответственно íà входЫ первого и второго комбинационных сумматоров 19 и 20 также поступает нулевая информация.

ЗО

Комбинационные сумматоры 19 и 20 суммируют соответственно положительные и:отрицательные значения произведений и-го разряда множиьых A и В на значения множителей С и Dи

Если в К-м такте работы К-й раэряд первого множимого равен единице, то с первого и второго выходов коммутатора 9 в зависимости от соотношения знаков множителя и множимого подается единица на вторые входы элементов И блока 15 (если знаки сов» падают) или блока lб (если знаки не совпадают). Блоки 15 -и 16 элементов

И осуществляют перемножение значений

К-го разряда первого.множимого A на значение первого множителя В. Если !

SignA SignB = 1, т.е. перемножаются числа с разными знаками, то код

45 множителя В с выходов регистра 3 через блок 16 элементов И поступает на первые входы второго комбинационного сумматора 20. Если SignA.SignB

=О, т.е. перемножаются числа с одииа-5О-ковыми знаками,то код множителя В с выходов регистра 3 через блок 15 элементов И поступает на первые входы первого комбинационного сумматора 19. Аналогично происходит рабо55 та коммутатора 10 и блоков элементов И 17 и 18, которые осуществляют перемножение значений К-го разряда второго множимого С на значение второго множителя D. й3

997030

A„s и ври A=&l иbиeigи C t @i 2;

A„S+C„D и ха Si А=МЦИЬ иМфи C=Sk D;

С"„Э зоA (дВизрис=йр.э

О i А ьр а и si C ei ;

A В э ри A Ф Йд и В и s< c =э (и э;

A« В+ c Э ф "- 1Яи АФsi Ьи sipè Сф (ИЭ; с в ири. 61ди А =фяи Я и%1(уис Ф 61 и Э

О уха. уд и А = М и В и si С = МДИЗ. 10

Полученные в сумматорах 19 и 20 значения сумм S u S подаются .на вторые входы (и+1)-разрядных сумматоров результата 21 и 22, на .пер- >5 вые входы разрядов которых со второго по (и+1)-й с выходов и младших разрядов (n+1 ) -разрядных регистров результата 23 и 24 подаются значения п.младших разрядов (К-1)-ro частич- 20

f ного результата, полученные в пре-! дыдущем (К-1} -м такте работы. Зна чение старшего (n+2)-ro разряда К-го частичного результата с выходов пере- носа сумматоров 21 и 22 поступает 25 на первый (положительный) и третий (отрицательный) входы сумматора 25 в избыточной двоичной системе счисления, образуя первое число а„, которое суммируется со вторым числом Ь, образуемым значением (и+1)го разряда (К-1)-го частичного результата, которое подается на второй (положительный) и четвертый (отрицательный) входы сумматора 25 с вы- 35 ходов старшего (n+1)-ro разряда ре- гистров результата 23 и 24. Значения (n+1) мпадших разрядов К-ro частичного результата с выходов сумматоров 21 и 22 заносятся в ре- 4() гистры результата 23 и 24.

Полученное значение К«го разряда суммы произведений S поступает на первый вход сумматора-вычислителя 2б, на второй вход которого через коммутатор 28 со входов 29 и 30 устройства подается последовательным кодом, начиная со старшего разряда, значение слагаемого F которое может быть суммой произведений, накапливаемой во внешнем запоминающем устройстве. На выходную шину 27 устройства подается значение результата Z = F + S в избыточной двоичной системе счисления последовательным кодом, старшими. разрядами вперед.

Данное устройство может применяться не только..для вычисления суммы произведений, но и выполнять другие

Функции:

Z„=F+ (А +СЕ = F+ A>

Z>=F - (А +С ); z4- F+(A+C)

I и т.д.

Кроме того, данное устройство может работать с комплексными числами,, 45 например, при вычислении коэффици,ентов Фурье:

"е(А(Ъ") к+1= е А 0)к+.

-РеА(")к" е +++ А(к)к3,„ э)>

° и И1) k+ "3 A (g)g+ — (-Ðå А(К)кЗи Ж+Эи,Д (к)„((ру

Таким образом, данное устройство имеет более широкие функциональные возможности и требует меньших аппаратурных затрат, чем прототип.

Формула изобретения

Вычислительное устройство, содержащее регистр первого множителя, входы которого подключены к шине первого множителя устройства, первый и второй блоки элементов И, первые входы которых подключены к выходам регистра первого множителя, первый и второй сумматоры результата, первый и второй регистры результата, входы которых соединены с выходами соответственно первого и ,второго сумматоров результата, пер>вые входы разрядов которых с второго по (и+1)-й (n - число разрядов множителя) подключены к выходам и младших разрядов соответственно первого и второго регистров результата, и сум» матор в избыточной двоичной системе счислений, первый и второй входы которого подключены к выходам переноса соответственно первого и второго сумматоров результата, а третий и четвертый входы подключены к выходам старшего (n+1)-го разряда соответственно первого и второго регистров результата, отличающееся тем, что, с целью упрощения устройст» ва и расширения его функциональных возможностей за счет вычислений суммы нескольких произведений, оно содержит регистр второго множителя,. три коммутатора, третий и четвертый блоки элементов И, два комбинационных сумматора и сумматор-вычитатель, причем шина второго множителя устройства подключена к входам регистра второго множителя, выходы которого соединены с первыми входами третьего и четвертого блоков элементов И, выходы которых подключены к первым входам соответственно первого и второго комбинационных сумматоров, выходы которых подключены к вторым входам соответственно первого и второго сумматоров результата,а вторые входы первого и второго комбинационных сумматоров соединены с выходами соответственно первого и второго блоков элементов И, вторые входы которых подключены соответственно к первому и второму выходам первого ком9 997030 10

9

ВНИИПИ. Заказ 934/66 Тираж 704 Подписное

- Филиал ППП "Патент",г.ужгород,ул.Проектная,4 мутатора, информационные входы которого подключены к йервому и второму входам первого мноиимого устройства, а первый и второй управляююие входы подключены к входам знаков соответственно первого множителя и первого мноиимого устройства, входы знаков второго множителя н второго множимого устройства подключены соответственно к первому и второму управляющим входам второго коммутатора, первый и второй информационные входы . которого соединены .с первым и вторым входами второго мнаиимого устройства соответственно, первый и второй выходы второго коммутатора соединены с вторювв входами соответственно третьего и четвертого блоков элементов И, выход сумматора в избыточной двоичной системе счисления подключен к первому входу сувае»

"гора-вычитателя выходы которого подключены к .выходной юине устройства, а второй вход соединен с вы5 ходом третьего коммутатора, первый и второй входы которого. соединены с входамн первого н второго слагаемых устройства.

Источники информации, що принятые во внимание при экспертизе

1. Авторское свидетельство СССР

В 480077, кл. G 06 F 7/5?, 1973 °

2. Авторское свидетельство СССР

)g В 805304 кл. 0 06 Р 7/52 1980.

3. Авторское свидетельство СССР по заявке В 2814123/18-24,, кл. 0 06 у 7/49, 1980 (протсунп).