Накапливающий перемножитель

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Ссевтских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву

{22) Заявлено 109481 (21) 3274082/18-24

) Щ М. Кат.з сприсоедииениемзвявки Йо

G Об F 7/52

Государственный комитет

СССР но делам изобретений и открытий (23) Приоритет(53) УДК 681. 325 ° .5(088.8) Опубликовано 07.0183. Бюллетень Йо 1.Дате опубликования описания 070183

В.Г. Григорьев, A.Ñ. Усанов и Ю.A. Иванов (72) Авторы изобретения (71) Заявитель (54) НАКАПЛИВАЮЩИЙ ПЕРЕИНОЖИТЕЛЬ

Изобретение относится к вычисли"- тельной технике и может быть использовано в универсальных вычислительных машинах в качестве расширителя операций, а также в специализированных устройствах цифровой обработки сигна- лов в.реальном масштабе времени.

Известны различные модификации матричных перемножителей, содержащие регистры, разделяющие каждую ступень матрицы сложения,и содержащие сумматоры, которые обеспечивают выполнение параллельно-последовательно (поточно) во времени бесконечное множество операций умножения и суммирования (1 ) и f2).

Недостаток известных устройств состоит в уменьшении производительности устройства с ростом разрядности операндов °

Наиболее близким по технической сущности и достигаемому результату к предлагаемому является устройство . для вычисления сумм произведений, сбдержащее регистры множимого и множителя, сумматор и матрицу модулей сложения, выходы которой соединены с первыми входами сумматора, а первые входы матрицы модулей сложения соединены с прямыми выходами регист ЗО ра множнмого, содержит также блок анализа знака, блоки элементов И и блок элементов 2И-ИЛИ, информационные входы которого соединены с прямыми и инверсными выходами регистра множителя, а выходы соединены со вторыми входами матрицы модулей сложения, третьи входы которой подключены к выходам первого блока элементов И, а регистра множимого, подключенного инверсными выходами к информационным входам второго блока элементов И,соединенных выходами с входом суммато- ра, входЫ же блока анализа знака соединены с выходами знаковых разрядов регистров множимого и множителя, ° а выход блока анализа знака подключен к управляющим входам первого и второго блоков элементов И, к блоку эле; ментов 2И-ИЛИ и к входам знакового, дополнительных и младаего .разрядов. сумматора (, 3 ).

Недостаток устройства заключается в малой производительности лри большой разрядности входных-операндов. . Цель изобретения — увеличение производительности

Для достижения поставленной цели в устройство, содержащее регистры множимого и множителя, сумматор по

987618 модулю два, блок суммирования и коммутатор, выходы регистра множителя которого соединены с информационными входами первого и второго блоков элементов И, а входы коммутатора подключены к выходам регистра множимого, дополнительно введены регистр кода множимого, первый и второй регистры знака произведения, дополнительный регистр множителя, формирователь частичных произведений, первый и второй узлы задержки, М блоков поразрядной задержки, многовходовой блок суммирования, узел выравнивания задержек, причем выход коммутатора подключен к входу регистра кода множимого, выход которого соединен с первым входом формирователя частичных произведений, выход сумматора по модулю два соединен с входом первого регистра знака произведения, выход которого соединен с входом второго регистра знака произведения и управляющим входом коммутатора, вход регистра множителя подключен к выходу дополнительного регистра множителя, выход регистра множителя 25 подключен к второму. входу формирователя частичных произведений, выход второго регистра знака произведения соединен с управляющими входами первого и второго блоков элементов И, 30 выходы второго регистра знака произведения и второго блока элементов

И подключены к входу первого блока поразрядных задержек, входы остальных блоков поразрядных задержек,кро- 35 ме последнего, соединены соответственно с выходами формирователя частичных произведений, а вход последнего блока поразрядных задержек соединен с выходом первого блока эле- gp ментов И, знаковая шина выхода первого блока поразрядных задержек подключена к входу второго узла задержки,rn отводов которого объединены с остальными шинами выхода первого 45 блока поразрядных задержек и подключены к первому входу многовходового блока суммирования, к остальным входам которого подключены выходы соответствующих блоков поразрядной задержки, выход многовходового блока суммирования соединен с первым входом блока суммирования, выход которого подключен и к второму входу и входу узла выравнивания задержек,. вход установки блока суммирования соединен с отводами первого узла задержки, выход узла выравнивания за держек является выходом устройства.

На чертеже представлена схема предлагаемого устройства. 60

Устройство содержит регистр 1 множимого, сумматор 2 по модулю два, коммутатор 3, входы которого соед,.— нены с регистром 1 множимого но управляющий вход подключен к выходу 65 (Х )„= п(Хк)+ М!Хк) множитель 5 КЗП 2П(Ч )+М(K) где Z „p- ) — знак операнда;

И (. jп — мантисса прямого кода операйда, содержащая д разрядов справа от запятой.

Алгоритм работы устройства без учета задержек во времени описывает-Э ся следующими выражениями

М К-1 : Е:: (и„„), ПРи 2 (Х )=2„(У ), М R-s :: п„„) Р3. И, K=1 r=O

Z„(X„)4 п Г к1

М (Z)p=- (Пк)д=

К вЂ” номер пары операндов в цикле, М вЂ” количество пар операндов в цикле где первого регистра 4 знака произведения, выход — к регистру 5 кода множимого, второй регистр 6 знака произведения, вход которого соединен.с выходом первого регистра знака произведения; дополнительный регистр 7, множителя, выход которого соединен с входом регистра 8 множителя, первый выход которого. подключен к входам формирователя 9 частичных произведений и первого блока И 10, а втоой выход к входу. второго блока И 11, ервый узел 12.задержки, блоки 13 поразрядных задержек, знаковая шина выхода первого иэ которых подключена к второму узлу 14 задержки, а вы.ходы остальных к соответствующим входам многовходового блока 15 суммирования, состоящего из блоков 16 суммирования,и выход которого подключен к первому входу блока 16 суммирования, выход которого соединен с его вторым входом и входом узла 17 выравнивания задержки, а вход установки соединен с отводами первого узла

12 задержки.

Блок 16 суммирования состоит из комбинационных сумматоров, входы ко" торых образуют первый и второй вход блока суммирования, выходы сумм соединены с выходным регистром, а выходы переносов с регистром переносов, Устройство работает следующим образом.

В каждом такте на вход устройстВа подаются операнды в прямом коде: множимое

987618 г — номер группы разрядов множителя, на которые в формирователе частичных произведений одновременно умножается множество (r (О, 1,..., R-1 )) 5 и = а /e (b — количество разрядов множителя, на которые одновременно производится умножение множимого в формирователе частичных произведений ); (А)=2 + ()4ЬК)а}о+ (Номер разряда отсчитывается вправо и влево от запятой, причем для разрядов слева от запятой Р>0, а справа e<0).

Количество блоков поразрядной

-задержки равно R+2. (Для данного примера конкретного исполнения R = 4, 20 а = 4, 6= 1, щ1 = 2)

Сигналы со сдвинутыми во времени друг относительно друга разрядами обозначаются функцией ()р . В этом же такте начинается суммирование разрядов операндов с P = -(2a) в младших сумматорах блоков 16 суммирования, составляющих первую ступень пирамид и суммирования 15.

В пятом такте происходит суммироЗо ванне разрядов с 0 = -(2Ь) + 1 а также переносов, возникших. от сло- . жения разрядов с 8 -{2А) в предыдущем такте в сумматорах первой ступени суммирования, и суммирование разрядов с Р = -(2d) во второй ступени суммирования.

В шестом такте происходит сложение разрядов с Р = -(2В)+2 в первой ступени пирамиды, с Р = -(2й)+1 во второй ступени и с F. = -(2a) в третьей ступени пирамиды.

В седьмом такте аналогично предыдущему суммируются разряды и переносы с Z =,— (2а)+3 в первой ступени, с

2 = -(2 а)+2 во второй ступени, с

В -(2а)+1 в третьей ступени сложения пирамиды суммирования и с В =

= -(2a) в блоке 16 суммирования с разрядом предыдущего произведения (в. данном случае с нулем ). !

Аналогичные процессы осуществляются в 8-11 тактах.

В 12 такте на выходе первого блока 13 поразрядных задержек появляется знаковый разряд произведения, который суммируется в первой ступени сложения пирамиды 15 с возникшими от предыдущих сложений переносами и одновременно попадает на вход второй линии 14. задержки.

B такте 13 на первом отводе второй линии 14 задержки появляется сигнал второго знакового разряда произведе-. ния (Р 2), который складывается с переносами от младших разрядов в пер вой ступени сложения пирамиды сум

E g „),(Пк Д вЂ” частичные произведения.

Частичные произведения в соотношении (1) определяются так: 25

В первом такте работы предлагаемого устройства происходит получение . произведения знаков операндов 2„(П„) в сумматоре,ца мопулю два 2). Во втором такте Z Г П„ 3 проходит на выход первого регистра знака произведения, откуда попадает на управляющий вход блока 2И-ИЛИ 3, на основные входы которого одновременно попадают NjX 3, и Н (X„) и ((- ju — инверсный код ) через регистр 1 множимого,в результате чего к концу этого такта на выходе блока 2И-ИЛИ, 3 формируется

fNEX от дополнительного регистра множителя

7. В третьем такте сигналы (N(Xqj<3< и NTV Зр подаются на первый и второй входы формирователя 9 частичных 55 произведений соответственно от регистра кода 5 множимого и регистра .8 множителя. В формирователе 9 осуществляется получение частичных произведений (П „). В этом же такте бО под воздействием сигнала Z f.П„.) с выхода второго регистра знака произведения 6 в первом и втором блоках

И 10 и 11 формируются составляющие поправок (А) и (Bg — М ук3„и(ИГу1Д,1 . g5 (m — количество знаковых разрядов у выходного операнда устройства); ()Π— обратный код числа; где () — значение Р-го разряда

K,Р и к-го множителя в прямом коде.

В четвертом такте все полученные слагаемые записываются в свой блок поразрядных задержек 13. Эти блоки состоят иэ последовательных регистров для каждого разряда подаваемого числа. Причем, каждый регистр имеет такое число ячеек, чтобы получить задержку Т для каждого разряда с номером Р, равную

1 (2д+ Р), ври Ус 0;

Т (z)

10(2л+ 0+1), при Ю>о.

987618 мирования, в 14, 15 и 16 происходит суммирование этого разряда соответственно на второй, третьей ступенях пирамиды 15 и накапливающем блоке

16 суммирования.

В 17 такте происходит запись этого разряда в блок выравнивания задержек и установка старшего разряда накапливающего сумматора на ноль импульсом с последнего отвода первой линии 12 задержки. 30

Как видно из описания работы устройства после поступления последнего операнда в целом требуется acего один тактовый интервал t, в котором происходит установка старшего разряда f5 выходного регистра накапливающего сумматора в ноль. После этого можно подавать на вход устройства первый операнд из следующего цикла.

При сравнении с известным данное устройство обладает рядом преимуществ: большей производительностью вне зависимости от разрядности входных операндов, снижением себестоимости оборудования при использовании устройства в специализированных вычислителях и сокращением машинного времени при использовании в универсальных ЦВМ.

Формула изобретения

1. Накапливающий перемножитель, содержащий регистры множимого и множителя, сумматор по модулю два, блок суммирования и коммутатор, выходы регистра множителя соединены с информационными входами первого и второго блоков элементов И, входы коммутатора подключены к выходам регистра 4О множимого, отличающийся тем, что, с целью увеличения производительности, в него дополнительно введены регистр кода множимого,первый и второй регистры знака произве- 45 дения, дополнительный регистр множителя, формирователь частичных произведений, первый и второй узлы задержки,,м блоков поразрядной задержки, многовходовой блок суммиро- Я) вания, узел выравнивания задержек, . причем выход коммутатора подключен к входу регистра кода множимого, выход которого соединен с первым входом формирователя частичных про- 5$ изведений, выход сумматора по модулю два соединен с входом первого

%Э регистра знака произведения, выход которого соединен с входом второго регистра знака произведения и управ- щ ляющим входом коммутатора, вход регистра множителя подключен к выходу дополнительного регистра множителя, выход регистра множителя подключен к второму входу формирователя частичных произведений, выход второго ре гистра знака произведения соединен с управляющими входами первого и второго блоков элементов И, выходы второго регистра знака произведения и второго блока элементов И подключены к входу первого блока поразрядных задержек, входы остальных блоков поразрядных задержек, кроме последнего, соединены соответственно с выходами формирователя частичных произведений,,а вход последнего блока поразрядных задержек соединен с выходом первого блока элементов И, знаковая шина выхода первого блока поразрядных задержек подключена к входу второго узла задержки, rn отводов которого объединены с остальными шинами выхода первого блока поразрядных задержек и подключены к первому входу многовходового блока суммирования, к остальным входам которого подключены выходы соответствующих блоков поразрядной задержки, выход многовходового блока суммирования соединен с первым входом блока суммирования,, выход которого подключен .к его второму входу и входу узла выравнивания задержек, вход установки блока суммирования соединен с отводами первого узла задержки, выход узла выравнивания задержек является выходом устройства.

2. Перемножитель по п. 1, о т л и ч а ю шийся . тем, что блок суммирования содержит (L+1) выходных регистров,((,-1) регистров переноса, 1, сумматоров, первые информационные входы которых и вход переноса младшего сумматора образуют первый вход блока оуммирования, вторые входы сумматоров образуют второй вход блока суммирования, выходы сумм каждого ,сумматора и выход .переноса старшего сумматора соединены с соответствующими входами (L+ 4) выходных регистров, выходы которых образуют выход блока суммирования, выход же переноса 0-ro сумматора (3 = 1,2,..., (,-1) соединен с соответствующим регистром переноса, выход которого соединен с входом переноса (Я 1) -го сумматора, входы установки выходных регистров образуют вход установки блока суммирования.

Источники информации принятые во внимание при экспертизе

1. Папернов А.A. Логические основы

ЦВТ. М., "Советское радио", 1972, с. 218.

2. Рабинер Л. и др. Теория и применение цифровой обработки сигналов.

М., "Мир", 1978, с. 571-580.

3, Авторское свидетельство СССР

9 550637, кл. G 06 F 7/52, 1975 (прототип).