Микропрограммное устройство управления

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскии

Социалистическив

Республик

t ai>1 003084 (61) До юлнительное к авт. свид-ву(22) Заявлено 08048i (21) 3271170/18-24

f51) М. Кп.

G06 F 9/22 с присоединением заявки 1 1оГосударственный комитет

СССР ио делам изобретений и открытий (23) Приоритет(531 УДК 681. 325 (088, 8) Опубликовано 07.03,83, Бюллетень Но 9

Дата опубликования описания 070383 (72) Авторы .изобретения

A.Ë. Хлюнев и A.A. Кузнецов (71) Заявитель (54) МИКРОПРОГРАММНОЕ УСТРОИСТВО У11РАВЛЕНИЯ

Изобретение относится к вычислительной технике и может быть использовано в устройствах управления вычислительных машин.

Известно микропрограммное устройство управления, содержащее блоки памяти, регистры адреса, коммутатор, . триггеры, элементы И, элементы

ИЛИ, 111.

Однако это устройство обладает избытком оборудования.

Известно микропрограммное устройство управления, содержащее блоки памяти, регистр адреса, элемент

ИЛИ 12).

Недостаток известного устройства— низкая надежность работы.

Цель изобретения — повышение надежности работы устройства.

Поставленная цель достигается тем, что микропрограммное устройство управления, содержащее регистр адреса, два элемента И, два блока памяти, каждый иэ которых содержит накопитель, дешифратор строк, дешифратор, столбцов, дешифратор микрокоманд, причем первая группа выходов накопителя соединена с информационными входами первой группы регистра ацреса, первая группа выходов которого подключена к информационному входу дешифратора столбцов, выход которого подключен к первому адресному входу накопителя, 5 второй адресный вход которого соединен с выходом дешифратора строк, информационный вход которого соединен с второй группой выходов регистра адреса, вторая группа выходов накопителя соединена с входом дешифратора микрокоманд, выход которого подключен к информационному выходу устройства, выходы первого и в срого элементов И подключены к управлякщим входам дешифраторов столбцов и строк первого и второго блоков памяти соответственно, первые входы первого и второго элементов И соединены с управлякщим входом устройства, вторые входы — с прямым и инверсным выходом младшего разряда регистра адреса соответственно, дополнительно содержит элемент

ИЛИ, каждый блок памяти дополнительно содержит .элемент ИЛИ, три блока контроля дешифратора и блок контроля адреса, причем выходы дешифраторов столбцов, строк и микрокоманд соединены с входами соответственно первого второго и третьего блоков контроля дешифраторов, выходы которых соединены соответственно с первости, вторыи и

1003084 третьим входами элемента ИЛИ блока памяти, четвертый вход которого соединен с выходом блока контроля адреса, вход которого соединен с первой группой выходов накопителя, выходы элементов ИЛИ первого и второго бло- 5 кон памяти соединены с первым и вторым входами элемента ИЛИ, выход которого подключен к информационным входам третьей группы регистра адреса, вы« ход элемента ИЛИ первого блока памяти 10 соединен с нулевым установочным входом младшего разряда регистра адреса единичный установочный вход младшего разряда которого подключен к выходу элемента ИЛИ второго блока памяти.

Блок контроля дешифратора содержит и узлов контроля первого уровня, узел контроля второго уровня и элемент ИЛИ, причем входы узлов контроля перного уровня подключены к входу блока, первые выходы узлов контроля первого уровня и выход узла контроля второго уровня подключены к входам ,элемента ИЛИ,выход которого подключен к выходу блока, вторые выходы. узлов контроля первого уровня соединены с входами узла контроля второго уровня.

Узел контроля первого уровня содержит три элемента И и четыре эле-мента ИЛИ, причем входы узла соединены с входами первых и вторых элементов И и ИЛИ соответственно, выходы первого и второго Элементов И соединены с первым и вторым входами элемента ИЛИ, выход которого подключен к первому выходу узла, выходы первогоЗ5 и второго элементов ИЛИ подключены соответственно к первым и вторым входам третьего элемента И и четвертого элемента ИЛИ, выход которого подключен к второму выходу узла, выход тре"4О т:,его элемента И соединен с третьим входом элемента ИЛИ.

На фиг. 1 приведена функциональная схема устройства1 на фиг. 2 — функциональная схема блока памяти; на фиг. 3 -45 функциональная схема блока контроля дешифратора.

Устройство содержит регистр 1 адререса, первый и нторой блоки 2 и 3 памяти, информационные выходы 4 и 5 устройства, первый и второй элементы

И 6 и 7, управляющий вход 8 устройства, прямой выход 9 младшего разряда регистра 1, инверсный выход 10 младшего разряда регистра 1, элемент

ИЛИ 11.

Блок 2 (3) памяти (фиг. 2) содержит дешифратор 12 столбцов, дешифратор, 13, блок-накопитель 14, дешифратор 15 микрокоманд, блок 16 контроля адреса, блоки 17 контроля дешифратораáo элемент ИЛИ 18.

Блок 17 контроля дешифратора содержит узлы 19 контроля первого уровня, .узел 20 контроля второго уровня, элемент ИЛИ 21, каждый узел 19 содержит б5 элемент И 22, элемент ИЛИ 23, элемент

И 24, элементы ИЛИ 25 и 26, элемент

И 27, элемент ИЛИ 28 °

Устройство работает следующим образом.

При исправности обоих блоков памяти сигналы на третьих выходах блоков йамяти отсутствуют и устройство раб тает так же, как и известное. При по" ступлении управлякщего импульса на блок 2 (3) памяти адрес считываемой ячейки поступает на дешифраторы 12 и 13 столбцов и строк. Считываемая из накопителя 14 информация поступает на входы дешифратора микрокоманд

15 и на вторую группу выходов блока памяти.При правильной работе дешифраторов 12 и 13 столбцов и строк сигнал должен быть только на одном из выходов каждого из них, а при правильной работе дешифраторов 15 микрокоманд сигнал единичного уроння должен быть на одном из выходов каждой из групп микрокоманд. Правильность работы дешифраторов 12,. 13 и 15 контролируется. блоками контроля дешифраторов и, если сигнал единичного уровня присутствует одновременно на нескольких выходах, то с выхода соответствующего блока 17 контроля дешифраторов сигнал аварии через элемент ИЛИ 18 поступает на третий выход блока памяти. Правильность информации, поступающей на вторую группу выходов блока памяти, контролируется по четности блоком 16 контроля адреса и н случае некорректности информации с выхода контроля адреса сигнал аварии через элемент ИЛИ 18 поступает на третий выход блока памяти.

Если из строя вышел первый блок 2 памяти, то сигнал с третьего выхода первого блока 2 памяти поступает на первый вход элемента ИЛИ 11, присна, иная старшим разрядам регистра 1 ад" реса значение фиксированного адреса, и на нулевой установочный вход младшего разряда регистра Г адреса, осуществляя таким образом переход на подпрограмму обработки аварии, находящуюся во втором блоке 3 памяти.

При выходе из строя второго блоls ка 3 памяти сигнал третьего выхода второго блока 3 памяти поступает на второй вход элемента ИЛИ 11, присна-ь иная старшим разрядам регистра 1 адреса значение фиксированного адреса, и на единичный установочный вход млад-. шего разряда регистра 1 адреса, осуществляя таким образом переход на подпрограмму обработки аварии, находящуюся в первом блоке 2 памяти.

В обоих случаях подпрограмма обработки аварии анализирует причину отказа блока памяти и при невозможности дальнейшего использования блока памяти обеспечивает работу устройства по усеченной программе.

1003084

Поскольку в известном устройстве неисправность одного из блоков памяти вызывает остановку устройства, то изобретение позволит значительно повысить надежность устройства и обеспечивает его работу при выходе иэ строя одного из блоков памяти.

Для расчета техиико-экономического эффекта примемгколичество сбоев m=3 при двухсменной работе устройства, время на определение причины сбоя и перезапуска t = 0,08 ч, количество рабочих дней в году к = 250, стоимость одного часа работы и = 30 руб.

Тогда N = щ- k-d = 3-0,08 ° 250-d

=60 d = 60 ° 30 = 1800 руб.

Таким образом, годовой экономический эффект от эксплуатации одного образца составляет 1800 руб.

Формула изобретения

Микропрограммное устройство управления, содержащее регистр адреса, два элемента И, два блока памяти, каждый из которых содержит накопи- Q5 тель, дешифратор строк, дешифратор столбцов, дешифратор микрокоманд, причем первая группа выходов накопителя объединена с информационными входами первой группы регистра gp адреса, первая группа выходов которого подключена к информационному входу дешифратора столбцов, выход которого подключен к первому адресному. входу накопителя, второй адресный З5 вход которого соединен с выходом дешифратора строк, информационный вход которого соединен с второй группой выходов регистра адреса, вторая группа выходов накопителя соединена с входом дешифратора микрокоманд, выход которого подключен к информационному выходу устройства, выходы первого и второго элементов И подключены к уп.равляющим входам дешифраторов столбцов и строк первого и второго блоков 45 памяти соответственно, первые .входы первого и второго элементов И соединены с управляющим входом устройства,, вторые входы - с прямым и инверсным выходом младшего разряда регистра ад-50 реса соответственно, о т л и ч а ю— щ е е с я тем, что, с целью повышения надежности, оно содержит элемент

:ИЛИ, каждый блок памяти дополнительно содержит элемент ИЛИ, три блока 55 контроля дешифратора и блок контроля адреса, причем выходы дешифраторов столбцов, строк и микрокоманд соедииены с входами соответственно первого, второго и третьего блоков контроля дешифраторов, выходы которых соединены соответственно с первым, вторым и третьим входами элемента ИЛИ блока памяти, четвертый вход которого соединен с выходом блока контроля адреса, вход которого соединен с первой группой выходов накопителя, выходы элементов ИЛИ первого и второго блоков па-. мяти соединены с первым и вторым входами элемента ИЛИ, выход которого подключен к информационным входам третьей группы регистра адреса, выход элемента ИЛИ первого блока памяти соединен с нулевым установочным входом младшего разряда регистра адреса, единичный установочный вход младшего разряда которого подключен к выходу элемента ИЛИ второго блока памяти.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок контроля дешифратора содержит И узлов контроля первого уровня, узел контроля второго уровня и элемент ИЛИ, причем входы узлов контроля первого уровня подключены к входу блока, первые выходы узлов контроля первого уровня и выход узла контроля второго уровня подключены к входам элемента ИЛИ, выход которого подключен к выходу блока, вторые выходы узлов контроля первого уровня соединены с входами узла контроля второго уровня.

3. Устройство по пп. 1 и 2, о т л и ч а ю щ е е с я тем, что узел контроля первого уровня содержит три элемента И и четыре элемента ИЛИ, причем входы узла соединены с входами первых и вторых элементов И и ИЛИ соответственно, выходы первого и второго элементов И соединены с первым и вторым входами элемента ИЛИ, выход которого подключен к первому выходу узла, выходы первого и второго элементов ИЛИ подключены соответственно к первым и вторым входам третьего элемента И и четвертого элемента ИЛИ, выход которого подключен к второму выходу узла, выход третьего элемента

И соединен с третьим входом третьего элемента ИЛИ.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 646333, кл. 606 F 9/22, 1976.

2. Авторское свидетельство СССР

В 705450, кл. G06F 9/22, 1977 (прототип) .

1003084

1003084

Составитель Л.Логачева

Редактор Л.Филиппова Техред N.Tenep

Корректор О. Билак

Подписное

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4

Заказ 1554/32 Тираж 704

ВНИИПИ Государственного коМитета СССР по делам изобретений и откритий

113035, Москва, Ж-35, Раушская наб., д. 4/5