Формирователь сигналов выборки адресов

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Социалистических

Республик (11)1003141 (61) Дополнительное к авт. свид-ву— (22)Заявлено 22.09.81 (21) 3338279/18-24 с присоединением заявки № (23) Приоритет

Опубликовано 07.03 ° 83 Бюллетень № 9

Дата опубликования описания 09 . 03 . 83 (51)М. Кл.

С 11 С 8/00

Гесударстаеллмй квмлтет во делам лзебретеклй и ютармтий (53) УДК 681,327.

° 66(088.8) (72) Автор изобретения

B.Ñ. Кугаро

Государственное союзное конструкторско-технологическое бюро по проектированию счетных машин (7l ) Заявитель (54) ФОРМИРОВАТЕЛЬ СИГНАЛОВ ВЫБОРКИ АДРЕСОВ

Изобретение относится к вычислительной технике и может быть использовано для построения запоминающих устройств в интегральном исполнении.

Известно устройство для формирова- ния адресных сигналов, в котором адресные сигналы формируют с помощью инверторов (1 ).

Данное простейшее техническое решение определило, вследствие большой 10 емкости адресных шин, невысокое быстродействие устройства при сравнительно высокой потребляемой мощности, свойственной статическим схемам.

Известно также устройство для фор- мированчя адресных сигналов, в котором с целью увеличения быстродействия и уменьшения потребляемой мощности, для считывания адресной информации используются дифференциальные усилите ли, а для формирования адресных си -налов — динамические повторители, подключенные к каждому из плеч диф2 фере нциального усилителя, Использование;,, фференциальных усилителей позволяет с высокой скоростью йормировать на затворах динамических повторителей прямой и инверсный адресные си гналы, а испол ьэова ние динами чес ких повторителей позволяет без потерь мощности в устройстве, установить информацию на адресных шинах (2 ).

Однако известные устройства обладают рядом недостатков, во-первых значительным сквозным потреблением мощности в одном из плеч дифйеренци", ального усилителя; во-вторых исполь" зование предзаряженных адресных шин приводит к пониженному потенциалу логической единицы на адресных шинах вследствие значительных трудностей получения потенциала импульса предзаряда, превышающего напряжение источника питания; в-третьих, в устройствах, использующих принцип пред" заряда адресных шин или динанические, повторители для форми рования адрес3 10031 ных сигналов, при обращении к схеме памяти, одна иэ адресных шин каждого адресного каскада, не меняющая свой потенциал, оказывается отключенной от остальной части схемы, при этом из-за наличия значительной емкостной связи между адресными шинами, расположенными на кристалле параллельно друг другу с максимальной плотностью, изменение потенциала на И переключающихся адресных шинах передается с некоторым коэффициентом передачи на адресные шины, отключен-. ные от остальной части схемы, что может привести к сбою в работе дещиф- ts ратора адреса, управляемого адресными сигналами; в-четвертых, для устройства формирования, использующего динамические повторители для формирования адресных сигналов, требуется 26 дополнительный импульс тактового питания, что усложняет схему буфера, а также синхронизацию работы его частей и уменьшает быстродействие схемы.

Наиболее близким по технической 2$ сущности к предлагаемому является формирователь сигналов выборки адресов, в котором благодаря предзаряду адресных шин обеспечивается высокая скорость работы схемы, а нагрузочные щ транзисторы дифференциального усилителя одновременно выполняют роль динамических повторителей, что наряду с использованием лишь двух импульсов тактового питания упрощает схему буфера (3).

Известный формирователь также обладает перечисленными выше недостатками, причем подключение шин прямого

40 и инверсного адресных сигналов к зат ворам на груз оч ных тра нзис торов дифференциального усилителя уменьшает эффективность работы нагрузочных транзисторов в качестве динамических по45 вторителей вследствие значительной параэитной емкости адресных ыин.

Цель изобретения - повышение быстродействия, уменьшение потребляемой мощности и повышение помехоустойчивости формирователя сигналов выборки адресов, Поставленная цель достигается тем, что в формирователь сигналов выборки адресов, содержащий дифференциаль- И ный усилитель, выполненный на двух нагрузочных транзисторах, двух ключевых транзисторах и первом накопи41 4 тельном элементе, например первом коконденсаторе, первая иэ обкладок которого соедийейа с истоками ключевых транзисторов H c IIIMHQH нулевого погенциала, вторая обкладка первого конденсатора соединена с затвором перво-. го ключевого транзистора и со стоком второго ключевого транзистора, затвор которого соединен с истоком первого ключевого траэистора, истоки первого и второго нагрузочных транзисторов соединены соответственно со стоками ключевых транзисторов, а стоки соединены с первой шиной управления, шину питания и вторую шину управления, введены третий нагрузочный транзистор, транзисторы заряда, второй и третий накопительные элементы, например, второй и третий конденсаторы, разрядные транзисторы и транзисторы предварительного заряда, стоки которых соединены с шиной питания, затворы транзисторов предварительного заряда соединены с первой шиной управления, затворы первого, второго и третьего разрядных транзисторов соединены со второй обкладкой первого конденсатора, затворы четвертого, пятого и шестого разрядных транзисторов соединены с затвором второго клю.чевого транзистора, истоки разрядных транзисторов соединены с шиной нулевого потенциала, истоки транзисторов предварительного заряда соедийены соответственно со стоками разрядных транзисторов, стоки транзисторов заряда соединены с шиной питания, истоки транзисторов заряда являются выходами формирователя и соединены соответственно со стоками второго и пятого pa=-psp x транзисторов, затворы транзисторов заряда соединены соответственно со стоками третьего и шестого разрядных транзисторов, первые обкладки второго и третьего конденсаторов соединены с истоками первого и второго нагрузочных транзисторов дифференциального усилителя, а вторые обкладки второго и третьего конденсаторов - со стоками третьего и шестого разрядных транзисторов, сток третьего нагрузочного транзистора соединен со стоками первого и второго нагрузочных транзисторов, исток третьего нагрузочного транзистора соединен с истоком первого нагрузочного транзистора, а затвор третьего нагрузочного транзистора является входом формирователя, "Выбор кристалла" формируются внут" ренние тактовые импульсы, управляющие работой формирователя. На отрицатель" ном фронте импульса 27 предварительного заряда предзаряда ) все транзисторы ?-,7 запираются. При появлении на шине 28 дифференциальных усилителей положительного фронта импуль"

17 начинается процесс заряда шин 31 и 32 плеч дифференциального усилите" ля 36. При этом в случае высокого уровня потенциала на шине 28, равно" го 2,4 В при согласовании схемы с уровнями ТТЛ логики, через транзистор 18 протекает ток - пороговые напряжения транзисторов обычно находятся в диапазоне 0,8- 1 В и стабилизиро" ваны во всем температурном диапазоне при помощи встроенного генератора смещения подложки - что приводит к разбалансу дифференциального усилителя 36, так как суммарная проводимость нагрузочного транзистора 16 и транзистора 18 оказывается выше проводи" мости нагрузочного транзистора 17, на шине 32 оказывается выше, чем на шине 31 и при превышении порогового напряжения на шине 32 открывается ключевой транзистор 20, препятствующий нарастанию потенциала на шине 31.

Одновременно с этим начинает разряжаться шина 24 нагрузочного транзистора 17 через разрядный транзистор 11 и транзистор 17 запирается, выход 35 инверсного адресного сигна" рядный транзистор 12 и шина 26 затвора зарядного транзистора 1 разряжается через разрядный транзис" тор 13, что предотвращает протекание тока через зарядный транзистор 15

Изменение потенциала на шине 32 ,передается при помощи конденсатора 21 (конденсатора связи ) на шину 25 затвора зарядного транзистора 2 с коэффициентом передачи напряжения

К

С21 + С2Т где С „- емкость передающего конденсатора 21; 25. паразитная емкость iJNHbl 2 затвора зарядного транзистора 14.

При этом суммарный потенциал на ши" не 2 составит величину

02 У= 02 6032. К

При обращении к схеме на шине 28 устанавливается адресная информация сигнал "Выбор кристалла" принимает

55 значение логического нуля, переводя формирователь в активное состояние.

По отрицательному фронту сигнала

5 1003141 6

На фиг. 1 изображена электрическвя схема предлагаемого формирователя; на фиг. 2 - временная диаграмма его работы. формирователь фиг. 1) содержит первый накопительный элемент, например конденсатор 1, транзисторы 2-7 предварительного заряда, разрядные транзисторы 8- 13, зарядные транзис- са через открытые транзисторы 16 и торы 14 и 15, нагрузочные транзисторы 16-18, ключевые транзисторы 19 и 20, второй и третий накопительные элементы, например конденсаторы 21 и 22, шины 23 и 24, объединяющие затвор транзистора 16, исток и сток транзисторов, 2, 8 и 17, исток и сток транзисторов 5 и 11, шины 2 и

26, объединяющие затвор транзистора 14, исток и сток транзисторов 4, 10 и затвор транзистора 15, исток и 20 сток транзисторов 7 и 13, шины 27 и

28 управления, шину 29 питания, шину 30 нулевого потенциала, шины 31 и 32, объединяющие затворы транзисторов 8- 10 и 11-13, выход 33 формирователя и выходы 34 и 35 формирователя. Транзисторы 16-20 и конденса" а значит скорость роста потенциала тор 1 образуют дифференциальный усилитель 36. формирователь работает следующим 3о образом.

В течение периода ожидания высокий уровень сигнала "Выбор кристалла") на шине 27 импульса предварительного заряда поддерживается высокий уровень потенциала, что обеспечивает предварительный заряд шин 23 и 24, нагрузочных транзисторов 16 и 17, диф- ла начинает разряжаться через разференциального усилителя 36 при помощи транзисторов предварительного заряда 2 и 5, предварительный заряд .выходов 34 и 35 прямого и инверсного адресных сигналов при помощи транзисторов предварительного заряда 3 и 6 и предварительный заряд шин 25 и 26 45 транзисторов 14 и 15. При этом на шине 33 поддерживается низкий уровень потенциала, что обеспечивает сохра. нение низкого уровня потенциала на шинах 31 и 32, объединяющих затворы разрядных транзисторов 8-13 и поэтому они находятся в режиме отсечки.

7 1003141 где 0 >- исходный потенциал шины 25 затвора зарядного транзис" тора 14; дО - величина изменения потенциа32 ла в плече дифференциального 5 усилителя 36.

Величина коэффициента передачи напряжения может варьироваться в широких пределах при помощи изменения геометрических размеров (а также и ем- 1Е кости) МДП"конденсатора 21.

Увеличение потенциала на шине 25 затвора зарядного транзистора Т4 приведет. к его отпиранию и зарядит выход 34 прямого адресного сигнала от исходного потенциала (например,02 =

- ЧТ; где Е - напряжение источника питания, U> - величина порогового напряжения транзистора) до потенциала источника питания, при условии, щ что коэффициент передачи напряжения К< выбран достаточно высоким и суммарный потенциал на шине, 25 составит величину не менее

Е я Ъ Е+Ч-т- . И

Заряд выхода 34 при помощи зарядного транзистора 14 предотвращает падение потенциала на адресной шине как за счет возможного паразитного всплеска потенциала на шине 31, так и за счет емкостной связи между выходом 34 и другими адресными шинами формирователей.

Изменение потенциала на шине 32 на положительном фронте импульса тактового питания передается на шину 23 затвора транзистора 16, причем его затвор играет здесь роль передающего конденсатора. Благодаря низкой величине паразитной емкости шины 23, состоящей иэ емкости перекрытия за,твор-исток транзистора 2, емкости перекрытия затвор-сток разрядного транзистора 8 и емкости межсоединений, суммарный потенциал на шине 23 может превысить напряжение источника питания если при этом достаточно велика емкость затвора нагрузочного транзистора ).

В случае низкого потенциала на шине 33, равного 0,8 В при согласовании схемы с уровнями ТТЛ логики, транзистор 18 заперт и ток через него равен нулю. Благодаря небольшой разнице в ширине каналов нагрузочных транзисторов 16 и 17, дифференциальный усилитель 36 на фронте импульса тактового питания устанавливается в состояние, при котором шина 31 заряжена до высокого логичес- I кого уровня При этом разряжается шина 23 затвора нагрузочного транзистора 16 через разрядный транзис,тор 8, разряжается также и выход 34 через разрядный транзистор 9, а шина 25 затвора зарядного транзистора 14 разряжается через разрядный транзистор 10, Изменение потенциала на шине 31 передается при помощи конденсатора 22 на шину 26 с коэффициентом передачи напряжения; к

22+ 26 где С - емкость передающего конден22, сатора 22;

С - паразитная емкость шины 26

26 затвора зарядного транзистора 15.

Потенциал на шине 26 в результате превышает напряжение источника питания и происходит заряд выхода 35 инверсного адресного сигна а через зарядный транзистор 15.

Для правильной работы дифференци-. ального усилителя 36 необходимо выполнить следующие условия: оба плеча дифференциального усилителя 36 (шины 31 и 32) должны иметь одинаковую емкостную нагрузку, так что подключение истока транзистора 18 к одному из плеч дифференциального усилителя 36 о должно быть компенсировано подключением конденсатора 1 эквивалентной емкости к другому плечу. Небольшая разница в ширине каналов нагрузочных транзисторов 16 и 17, обеспечивающая несколько большую проводимость на-грузочного транзистора 17, должна быть такова. что при низком уровне потенциала на шине 33 (транзистор 18 не проводит ) дифференциальный усилитель 36 устанавливается в такое гостояние, что на шине 31 появляется высокий потенциал, а шина 32 остается при низком уровне потенциала и, при высоком уровне потенциала на шине 33 (транзистор 18 открыт), дифференциальный усилитель 36 устанавливается в противоположное состояние благодаря тому, что суммарная проводимость транзистора !6 и транзистора 18 выше, чем проводимость транзистора 17.

После окончания сигнала "Выбор крис" талла" происходит восстановление начального состояния формирования. На входе 28 тактового питания дифференциального усилителя 36 появляется низкий уровень потенциала, что приводит

9 100314 к разряду плеча дифференциального усилителя 36, заряженного при обращении к схеме, при этом потенциал на затворе нагрузочного транзистора этого плеча на отрицательном фронте так- 5 тового импульса уменьшится до исходного значения благодаря емкостной передаче, где роль передающего конденсатора будет выполнять затвор нагрузочного транзистора дифференциально- 10 го усилителя. Изменение потенциала одного из плеч дифференциального усилителя передается через конденсатор 21 или 22 на затвор одного иэ зарядных транзисторов, уменьшая ее потенциал is до исходного значения. Появление высокого потенциала на шине 27 импульса предзаряда, открывающего все транзисторы 2-7, происходит с небольшой задержкой относительно отрицательного фронта тактового импульса для предотвращения сквозного потребления мощности в формирователе. Открытые импульсом 27 предэаряда транзисторы 2-7 предзаряда восстанавливают исходные потенциалы на шинах прямого и инверсного адресных сигналов, на затворах зарядного транзистора и нагрузочного транзистора дифференциального усили-. теля 36, разряженных при обращении к формирователю.

При этом следует отметить, что шина прямого или инверсного адресного сигнала, заряженная при обращении до потенциала источника питания, сохранит свой потенциал. Уменьшение этого потенциала до исходного может происходить лишь за счет токов утечки.

Однако для дешифратора адреса (не показан ), управляемого предзаряженными в адресными шинами, такая неопределенность потенциала адресных шин (этот потенциал будет лежать в пределах от E до (й- Чт) при потенциале шины 27 импульса предзаряда, равном напряжению источника питания ) не существенна, так как этот потенциал поддержи- . вается не ниже определенного уровня (равного E- Чт), запирающего адресные транзисторы дешифратора.

В предлагаемом формирователе обеспечивае,ся высокая скорость разрядаэатворов транзисторов 16 или 17 при обращении в том из плеч дифференциального усилителя 36, где устанавливает55 ся низкое значение потенциала, благодаря тому, что паразитная емкость шин 23 и 24 затворов нагрузочных транзисторов 16 и 17 мала и может

1 10 составить величину порядка 0,1-0,2 пф, тогда как в схеме-прототипе к затворам нагрузочных транзисторов подключены шины прямого и инверсного адресных сигналов, емкость которых мо жет достигать величины 3-4 пф и более. Высокая скорость разряда затвора нагрузочного транзистора 16 или 17 дифференциального усилителя 36 обеспечивает минимальное время сквозного потребления мощности, так как сквозной ток в плече дифференциального усилителя 36 будет протекать лишь от начала положительного фронта импульса 33 тактового питания (точнее после превышения порогового напряжения противоположным плечом дифференциального усилителя) до разряда затвора нагру" эочного транзистора 16 или 17 до потенциала, меньшего порогового напряжения транзистора.

Низкая паразитная емкость шин 23 и 24 затворов нагрузочных транзисторов 16 и 17 обеспечивает высокий коэффициент передачи напряжения на шины 23 и 24 на положительном фронте импульса 33 тактового питания, так что суммарное напряжение на одном из затворов транзисторов 16 или 17 превысит напряжение источника питания при достаточно больших геометрических размерах канала, и, следовательно, большой емкости затворов транзисторов 16 и 1 7. Значительное увеличение проводимости одного из транзисторов 16 и 17 при эффективном подавлении потенциала затвора и, следовательно, уменьшении проводимости другого транзистора 17 на положителвном фронте импульса шины 28 тактового питания приводит к увеличению раэ" баланса плеч дифференциального усилителя 36, а значит увеличению помехозащищенности формирователя.

Повышенный потенциал одного из затворов транзисторов 16 или 17 дифференциального усилителя 36 позволяет заряжать одно из его плеч с большей скоростью и до потенциала, равного потенциалу источника питания. Это, в свою очередь, приводит к увеличению быстродействия формирователя, так как приводит к ускорению разряда шины прямого или инверсного адресных сигналов через соответствующий разрядный транзистор, затвор которого подключен к одному иэ плеч дифференциального усилителя 36.

11 1003

Включение транзистора 18 между шиной 28 и одним из плеч дифференциального усилителя 36, т.е. параллельно одному из нагрузочных транзисторов 16, а не между плечом дифферейциального усилителя 36. и общей шиной источника питания, позволяет избежать уменьшения потенциала логической единицы плеча дифференциального усилителя 36 для случая низкого потенциала адресного ó сигнала (уровня логического нуля ), превышающего пороговое напряжение адресного транзистора и, таким образом, переводящего его из режима отсечки в проводящее состояние. 3%

Наличие даже небольшой проводимости транзистора 18 в случае логического нуля на адресном входе проводит для схем-аналогов к уменьшению разбаланса дифференциального усилителя, а значит к снижению его помехозащищенности и надежности ° В формирователе в этом случае опасность умень шения разбаланса схемы значительно снижена благодаря тому, что повышающийся потенциал плеча дифференциального усилителя 36 запирает транзистор 18, ток через него уменьшается и в случае небольшого начального открывающего потенциала быстро становится равным, нулю.

Уменьшение проводимости транзистора 18 на фронте импульса, включающего дифференциальный усилитель, имеет место и в случае логической единицыф „и; = 2,4 B) на шине 28, Однако в современных п -канальных ИС памяти величины пороговых напряжений транзисторов достигают весьма низких значений (около 0,8 В и менее ), вследствие чего транзистор 18 будет сильно открыт даже минимальным потенциалом логической единицы на шине 28. даже при достижении потенциала плеча дифференциального усилителя 36 порогового напряжения транзистора.

Таким образом, предлагаемый фор,мирователь обладает повышенным быстродействием благодаря высокой скорости переключения усилителя, связанной с органиэацией эффективной обратной связи между плечами дифференциального усилителя и затворами нагрузочных транзисторов и связанный с высоким потенциалом логической единицы одного из плеч дифференциального усилителя, обеспечивающего боль141 12 ший открывающий потенциал разрядных транзисторов, а значит и более высокую скорость разряда подключенных к ним шин. Формирователь также обладает меньшим сквозным потреблением мощности, связанным с высокой скоростью разряда шины затвора нагрузочного транзистора плеча дифференциального усилителя, обладающего сквозным потреблением мощности ° Формирователь обладает повышенной помехоустойчивостью и надежностью, связанным с большей величиной разбаланса плеч дифференциального усилителя и с отсутствием влияния проводимости адресного транзистора на величину разбаланса дифференциального усилителя. Устройство формирует на шинах прямого и инверсного адресных сигналов логические сигналы, принимающие значения или потенциала общей шины источника питания или потенциала источника питания, обеспечивая подавление помех, возникающих как в самом дифференциальном усилителе, так и на кристалле схемы памяти вследствие наличия емкостной связи между шинами прямых и инверсных адресов сигналов.

Формула изобретения

Формирователь сигналов выборки адресов, содержащий дифференциальный усилитель, выполненный на- двух нагрузочных транзисторах, двух ключевых транзисторах и первом накопительном элементе, .например первом конденсаторе, первая из обкладок которого соединена с истоками ключевых транзисторов и с шиной нулевого потенциала, вторая обкладка первого конденсатора соединена с затвором первого ключевого транзистора и со стоком второго ключевого транзистора, затвор которого соединен с истоком первого ключевого транзистора, истоки первого и второго нагрузочных транзисторов соединены соответственно со стоками ключевых транзисторов, а стоки соединены с первой шиной управления, шину питания и вторую шину управления, отличающийся тем, что, с целью повышения быстродействия, уменьшения потребляемой мощности и повышения помехоустойчи1вости формирователя, в него введены третий нагрузочный транзистор, транзисторы заряда, второй и третий накопительные элементы, например второй и третий конденсаторы, разрядные

13 100314 транзисторы и транзисторы предвари- тельного заряда, стоки которых соединены с шиноЙ питания, затворы транзисторов предварительного заряда соединены с первой шиной управления, затворы первого, второго и третьего разрядных транзисторов соединены со второй обкладкой первого конденсатора, затворы четвертого, пятого- и шестого разрядных транзисторов соединены 1в с затвором второго ключевого транзистора, истоки разрядных транзисторов соединены с шиной нулевого потенциала, истоки транзисторов предварительного заряда соединены соответственно со стоками разрядных транзисторов, стоки .транзисторов заряда соединены с шиной питания, истоки транзисторов заряда являются выходами формирователя и соединены соответственно со стоками второго и пятого разрядных транзисторов, затворы транзисторов заряда соединены соответственно со стоками третьего и шестого разрядных транзис1 14 торов, первые обкладки второго и третьего конденсаторов соединены- с истоками первого и второго нагрузочных транзисторов дифференциального усилителя, а вторые обкладки второго и третьего конденсаторов - со стоками третьего и шестого разрядных транзисто-. ров, сток третьего нагрузочного транзистора соединен со стоками первого и второго нагрузочных транзисторов, исток третьего нагрузочного транзистора соединен с истоком первого нагру" эочного транзистора, а затвор третьего нагрузочного транзистора является входом формирователя.

Источники информации, принятые .во внимание при экспертизе

1. "Sol id - State С Lrcuits".

1976, N 5, р 570-573

2. Патент США М 4074148, . G 11 С 8/00, 1979.

3 . Патент.США и 4146802, кл. G 11 С 8/00, l980 (прототип).

1оо 3141

2,У,2

25,2б фиг. 2

Составитель А. Воронин

Редактор В. Пилипенко Техред M. Коштура Корректор М. Иароши

Заказ 1575/35 Тираж 592 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

11)0) Москва Ж-35, Раушская наб. 8. 4/

Филиал ППП "Патент", г. Ужгород, ул. Проектная, ч