Дешифратор для запоминающего устройства

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 22.06.81 (21) 3303931/18-24 (И) М.КП. с присоединением заявки ¹ (23) Приоритет

С 11 С 8/00. Государственный комитет

СССР но делам изобретений н открытий (Щ УДК б 81. 327 (088.8) Опубликовано 071282. Бюллетень ¹45

Дата опубликования описания 07.12.82

А.О.Лунннков, A.Á.Îäíîëüêo, A.Í.Бочков(-и И.П.Лазаренко

4 (72) Авторы изобретения

I (71) Заявитель (5 4 ) ДЕШИФРАТОР ДЛЯ ЗАПОМИНАЮЩЕГО

УСТРОЙСТВА

Изобретение относится к запоминающим устройствам.

Известен дешифратор, содержащий четыре транзистора и конденсатор, причем источники первого и второго транзисторов соединены со стоком третьего транзистора, сток первого и затвор второго транзисторов подключены к шине питания, затвор первого транзистора соединен с-управляющей шиной, а,затвор и исток третьего транзистора - с адресной шиной и шиной земли соответственно, сток второго транзистора подключен к затвору четвертого транзистора и к одной обкладке конденсатора, другая обкладка которого объединена с источником четвертого транзистора и с выходной шиной, сток четвертого транзистора соединен с входной шиной )1) .

Недостатком этого устройства является низкая надежность °

Наиболее близким по технической сущности к предлагаемому является дешифратор для запоминающего устройства, содержащий девять транзисторов и два конденсатора, причем истоки первого, второго и третьего транзисторов соединены со стоком четвертого транзистора и с одной иэ обкладок первого и второго конденсатора, другие обкладки которых подключены к

5 затворам второго и третьего транзисторов и к источнику пятого транзистора, затвор и сток которого соединены со стоком первого транзистора и с шиной питания, затворы первого, шестого и седьмого транзисторов подключены к управляющей шине, а затвор четвертого транзистора - к адресной шине, сток второго транзистора соединен с затвором восьмого транзистора, а сток третьего транзистора - с затвором девятого, стоки восьмого и девятого транзисторов подключены к первой и второй входным шинам соответственно, исток восьмого и сток шестого транзисторов соединены с первой выходной шиной, а исток девятого и сток седьмого транзисторов — с второй выходной шиной (2) .

Недостатком этого устройства является низкая надежность, обусловленная тем, что при бросках величины напряжения питания, обусловленных помехами от внешних устройств, на затворах второго и третьего транзисторов к моменту появления положнтель

980160 ного потенциала на входных шинах может возникнуть потенциал, превышающий величину разности напряжения питания и порогового напряжения т ран з исторов, что приведет к повышению токов утечки через второй и третий транзисторы, снижению потенциала на затворах восьмого и девятого транзисторов ухудшению Фронтов сигналов и уровней логической единицы на выходных шинах.

Цель изобретения — повышение наде>хности дешифратора для запоминающего устройства.

Поставленная цель достигается тем, что в дешифратор для запоминающего устройства, содержащий МДПтранзисторы, причем истоки первого и второго транзисторов соединены со стоком третьегО транзистора, сток второго транзистора соединен с затво ром четвертого транзистора, затвор второго и исток пятого транзисторов объединены, сток первого транзистора соединен с затвором и стоком пятого транзистора и шиной питания, затвор первого транзистора является управляющим входом дешифратора, исток третьего транзистора соединен с шиной нулевого потенциала, а затвор является адресным входом дешифратора, исток и сток четвертого транзистора являются соответственно выходом и информационным входом дешифратора, введен шестой ИДП-транзистор, исток которого соединен с затвором второго транзистора, затвор подключен к шине питания, а сток является управляющим входом дешифратора.

На фиг. 1 приведена принципиальная схема дешифратора; на фиг. 2 временные диаграммы, поясняющие его работу.

Дешифратор содержит транзисторы

I-6, шину 7 питания, управляющий 8, . адресный 9 и информационный 10 входы и выход .11 дешифратора, а также шину

12 нулевого потенциала.

На фиг. 2 изображены диаграммы напряжений на управляющем 8, адресном 9 и информационном 10 входах дешифратора.

Транзистор 5 выбирается таким образом, чтобы постоянная времени разряда емкости затвора транзистора 2 через транзистор 5 была больше, чем время между отрицательным фронтом на входе 8 и положительным фронтом на входе 9, и чтобы сопротивление транзистора 5 было намного больше, чем транзистора 6.

Дешифратор для запоминающего устройства работает следующим образом. рассмотрим работу дешифратора, например, для случая, когда он является составной частью (модулем) дешифратора для запоминающего устройства на несколько разрядов, При этом шина 7 питания и шина 12 нулевого потенциала, а также входы .8 модулей соответственно объединены.

В исходном состоянии на входах

8 и 10 и выходе 11 низкий потенциал, на входе 9 высокий потенциал, емкости стоков транзисторов 2 и 3 разряжены до нулевого уровня, затвор тран. зйстора 2 заряжен до потенциала, близкого к величине (но не превышающей ее).

5 l0 т ° где τ— напряжение питания, V; T — пороговое напряжение транзистора.

Формула изобретения

Дешифратор для запоминающего устройства, содержащий МДП-транзисторы, 65

Потенциал затвора транзистора 2 может превышать потенциал егоистока.

В случае, если вслед за исходным

20 состоянием напряжение питания снизится до уровня Ug, потенциал на входе 9 снизится до уровня логического нуля, и на вход 8 поступит высокий потенциал. Тогда начнется за25 ряд до уровня (Ug — V ) стока транзистора 3 и затвора транзистора 4.

При этом потенциал затвора транзистора 2 за счет передачи напряжения через емкость канал — затвор тран30 зистора 2 превысит потенциал йсточника питания. Когда потенциал на входе 8 снизится до уровня логического нуля, а на входы 9 всех модулей, кроме одного, поступит высокий

35 логический уровень, пРоизойдет разряд стоков транзисторов 2 и 3 до потенциала земли всех модулей, кроме одного. Потенциал затвора транзистора,2 достигнет уровня (U < — V )

4р и затем через транзистор 6 разрядится до уровня, определяемого соотношением размеров транзисторов 6 и

5, но не превы»ающего величину (Ua VT) °

Таким образом, потенциал затвора транзистора 2 не будет превышать потенциал его истока и при возрастании потенциала на затворе транзистора 4, когда на вход 9 поступит высокий логический уровень. Транзистор 2 будет надежно закрыт и не произойдет ограничения потенциала на затворе транзистора 4 эа счет утечки через транзистор- 2. В результате этого улучшаются фронты сигналов на выходе 11 дешифратора и повышается надежность его работы.

Технико -экономическое преимущество предлагаемого дешифратора заключается в более высокой надежнос60 ти по сравнению с прототипом.

980160

ВНИИПИ Заказ 9368/42 Тираж 622 Подписное

Филиал П ПП "Патент", г. ужгород, ул. Проектная, 4 причем истоки первого и второго транзисторов соединены со стоком третьего транзистора, сток второго транзистора соединен с затвором четвертого транзистора, затвор второго и исток пятого транзисторов объединены, сток первого транзистора соединен с затвором и стоком пятого транзистора и шиной питания, затвор первого транзистора является управляющим входом дешифратора, исток третьего транзистора соединен с шиной нулевого потенциала, а затвор является адресным входом дешифратора, исток и сток четвертого транзистора являются соответственно выходом и информационным входом дешифратора, отличающийся тем, что, с целью повышения надежности дешифратора, в него введен шестой ИДП-транзистор, исток которого соединен с затвором второго транзистора, затвор подключен к шине питания, а сток является управляющим входом дешифратора.

Источники информации, принятые во внимание при экспертизе

1. Патент Великобритании 91402444 кл. С. 4 С, опублик. 1975.

2. Патент Японии Ð55-28138, кл. 27 (7) С, опублик. 1980 (прото15 тип) .