Программируемая запоминающая матрица

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социапистических

Республик (1i) 1003144 (6I } Дополнительное к авт. саид-ву— (22}Заявлено 02.10.81 (21} 3343162/18-24 с присоединением заявки №вЂ” (23) П риоритет—

Опубликовано 07. 03. 83.Бюллетень ¹ 9

Дата опубликования описания 07 03 83 (51)М. Кд.

G 11 Е 17Л0

Гееужстаелльм комитет (53) УДК 681 ° 327 (088.8) оо делам изобретений и открытий

-. / (72) Автор изобретения

И.Г.Лемберский

Институт электроники и вычислительной Техники

АН Латвийской ССР (7l ) Заявитель (4 ) ПРОГРАММИРУЕМАЯ ЗАПОМИНАЮЦАЯ МАТРИЦА

Изобретение относится к запоминающим устройствам.

Известны программируемые запоминающие матрицы.

Одно из известных устройств содержит дешифратор и матрицу запоминающих МОП-транзисторов Г 1 ) .

Недостаток этого устройства — низкое быстродействие.

Наиболее близким к предлагаемому является программируемая логическая матрица, содердащая блок входных инверторов, и-разрядный дешифратор и m-разрядную матрицу МОП-транзисторов с промежуточными шинами и ортогональными выходными шинами, причем между. каждой парой промежуточных шин и каждой парой выходных шин расположены шины нулевого потенциала(? ).

Недостатком известного устройства является большое количество шин нулевого потенциала.

Цель изобретения — упрощение про- граммируемой логической матрицы.

Поставленная цель достигается тем, что в программируемую запоминающую матрицу, содержащую дешифрирующие и выходные транзисторы, группу нагрузочных транзисторов и группу инвертирующих транзисторов, затворы которых являются информационными входами

1о матрицы и соединены с затворами одних из дешифрирующих транзисторов, причем истоки инвертирующих транзисторов группы подключены к шине нулевого потенциала, а стоки соединены с затворами других дешифрирующих транзисторов и истоками нагрузочных транзисторов группы, стоки и затворы которых подключены к шине питания, стоки дешифрирующих транзисторов и затворы выходных транзисторов соединены с промежуточными шинами матрицы, стоки одних из выходных транзисторов подключены к нечетным выходным шинам

3 10031 матрицы, а стоки других выходных транзисторов - к четным выходным шинам матрицы, введены инвертирующий и нагрузочный транзисторы, причем сток инвертирующего транзистора соединен с входами четных выходных шин, истоками одних иэ выходных транзисторов и истоком нагрузочного транзистора, затвор и сток которого подключены к шине питания, исток инвертирующего 36 транзистора соединен с шиной нулевого потенциала, затвор инвертирующего транзистора является тактирующим входом матрицы и соединен с входами нечетных выходных шин и истоками >3 других выходных транзисторов, истоки одних из дешифрирующих транзисторов подключены к стокам инвертирующих транзисторов группы, а истоки других дешифрирующих транзисторов — к эатво- 46 рам инвертирующих транзисторов группы, На чертеже представлена принципиальная схема предлагаемого устройства.

Устройство содержит дешифрирующее МОП-транзисторы 1, группу инвертирующих МОП-транзисторов 2. На чертеже обозначены информационные входы

3 матрицы, промежуточные шины 4, выходные шины 5. Устройство содержит также инвертирующий МОП-транзистор 6, 36 нагрузочный МОП-транзистор 7, группу нагрузочных МОП-транзисторов 8 и выходные транзисторы 9. На чертеже обозначены также тактирующий вход 10 матрицы и шина 11 питания. 33

Программируемая запоминающая матрица работает следующим образом.

На входы 3 подают входное слово, в результате чего все транзисторы стоки которых подключены к запрограммированной на данное слово шине 4, запираются и на выходе этой шины 4 устанавливается сигнал "1". После этого на тактирующий вход 10 подается сигнал "1", При этом на выходе каждой нечетной из шин 5 появляется сигнал

"0", если на пересечении этой шины 5 и выбранной шины 4 включен транзистор 9, сток которого соединен с данной шиной 5, сигнал "1" - в противном случае. На выходах всех четных шин 5 устанавливается сигнал "0". Затем значение тактирующего сигнала изменяется с "1" на "0", и на выходе каждой четной иэ шин 5 появляется сигнал "0", если на ее пересечении с выбранной шиной 4 включен транзистор 9, сток которого соединен с дан44 фю ной шиной 5, и сигнал "1." - в противном случае. Таким образом, считывание информации осуществляется за два такта: в первом такте информация снимается с нечетных шин 5, а во втором такте - с четных шин 5.

Технико-экономическое преимущество предлагаемои программирующеи запо минающей матрицы заключается в ее более высоком быстродействии по сравнению с прототипом.

Формула изобретения

Программируемая запоминающая матрица, содержащая дешифрирующие и выходные транзисторы, группу нагрузочных транзисторов и группу инвертирующих транзисторов, затворы которых являются информационными входами матрицы и соединены с затворами одних из дешифрирующих транзисторов, причем истоки инвертирующих транзисторов группы подключены к шине нулевого потенциала, а стоки соединены с затворами других дешифрирующих транзисторов и истоками нагрузочных транзисторов группы, стоки и затворы которых подключены к шине питания, стоки дешифрирующих транзисторов и затворы выходных транзисторов соединены с промежуточными шинами матрицы, стоки одних из выходных транзисторов подключены к нечетным выходным шинам матрицы, а стоки других выходных транзисторов — к четным выходным шинам матрицы, о т л и ч а ю щ а я с я тем, что, с целью упрощения программируемой запоминающей матрицы, в нее введены инвертирующий и нагрузочный транзисторы, причем сток инвертирующего транзистора соединен с входами четных выходных шин, истоками одних иэ выходных транзисторов и истоком нагрузочного транзистора, затвор и сток которого подключены к шине питания, исток инвертирующего транзистора соединен с шиной нулевого потенциала, затвор инвертирующего транзистора является тактирующим входом матрицы и соединен с входами нечетных выходных шин и истоками других выходных транзисторов, истоки одних из дешифрирующих транзисторов подключены к стокам инвертирующих транзисторов группы, а истоки других дешифрируюших транзисто5 . 1003144 ров - к затворам инвертирующих тран- зисторов группы. Т

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

739651, кл. G 11 С 15/04, 1976.

2. Электронная техника. Сер. 3, "Микроэлектроника", 1979, вып. 5, (53), с. 22-26 (прототип).

1Ое3144

Составитель Т.Зайцева

Техред M. Коштура, Корректор И.Шароши

Редактор Н.Кешеля

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Заказ 1575/35 Тираж 592 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, N-35, Раушская наб., д. 4/5