Матричное устройство для умножения

 

СОЮЗ СОВЕТСНИХ

ФСД Д

РЕСПУБЛИН

ÄÄSUÄÄ 1о07100 у5р 06 F 7/52

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

Ф % e, ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ в / (21 ) 3313503/18-24 (22) 07. 07.. 81 (46) 23.03.83. Бюл. и 11 (72) А.И. Бобиков, Н.И. Вираховский и .О.Н. Чемезов (71) Рязанский радиотехнический институт. (53) 681.325 (088.8) (56) 1. Каган Б.М., Каневский М.М.

Цифровые вычислительные машины и системы. М., "Энергия", 1974, с. 341-343.

2. Ч.Узйдер, А. Питерсон. Быстродействующий цифровой умножитель .для.обработки сигналов в реальном времени . - "Электроника", 1977, т. 50, М 20,, с. 42-46, рис. 2, 3. (54)(57) МАТРИЧНОЕ УСТРОИСТВО ДЛЯ

УМНОЖЕНИЯ, содержащее и-разрядные . регистры множимого и множителя, (и/2+1) шифраторов, матрицу сумматоров, (n/2+1) коммутаторов, причем. первый, второй и третий входы i-ro шифратора соединены соответственно с выходами 2 +2)-го, (21+1)-го и 2i-ro разрядов регистра множйтеля, первый, второй, третий и четвертый выходы i-го шифратора соединены с соответствующими управляющими входами i-го коммутатора, информационные входы которого соединены соответственно с выходами регистрамножи-. мого,,)-й выход i-ro коммутатора соединен с входом J-го сумматора

j-ой строкиматрицы сумматоРов. ss ходы младших и разрядов которой являются выходами и младших разрядов устройства, о т л и и а ющ е е с я тем, что, .с целью сокращения количества оборудования, оно содержит и-разрядный корректирующий сумматор., причем первая группа его Я входов соединена .соответственно с выходами и старших разрядов матрицы сумматоров, вторая rpynna входов корректирующего сумматора с пятым и шестым выходами 1 го шифра тора, вход переноса корректирующего сумматора соединен с единичной ши- ва ной, выходы корректирующего сумматора являются выходами и старших разрядов устройства (0-и/2; )

= 1-(и+1).

1 1007

Изобретение относится к вычислительной технике и предназначено для умножения двоичных чисел.

Известно устройство для умножения, содержащее регистры сомножителей, сумматор и логические элементы 1 .

Недостатком данного устройства ьзляется низкое быстродействие.

Наиболее близким по технической сущности к предлагаемому является матричное устройство для умножения, содержащее и-разрядные регистры множимого и множителя, (nj2+1) шифраторов, матрицу сумматоров, (n/2+1) коммутаторов, причем первый, второй и третий входы i-ro шифратора соеди" нены соответственно с выходами (2i+2)-го, (2i+1)".ro и 2i-ão разрядов регистра множителя, первый, вто- 26 рой, третий и четвертый выходы -го шифратора соединены с соответствующими управляющими входами i-ro коммутатора, информационные входы которого соединены соответственно с вы- З ходами регистра множимого, 3 -й выход 1-го коммутатора соединен с входом 3-го сумматора -ой строки матрицы сумматоров, выходы которой являются выходами устройства (1 = Эф

0 — n/2); j= 1 - 2(n-i).

В известном устройстве производится умножение в соответствии с модифицированным алгоритмом Бута, матрица сумматоров построена как модифициро- 35 ванное дерево Уоллеса (2 g .

Недостатком известного устройства является наличие в строках матрицы сумматоров одноразрядных сумматоров с запоминанием переноса, предназначенных для суммирования единиц в старших и разрядах числа, образующихся при дополнении числа до длины конечного результата (2п вслучае перевода его в дополнитель45 ный код.

Целью изобретения является сокращение количества оборудования.

Поставленная цель достигается тем, что матричное устройство для умножения, содержащее ф-разрядные

$6 регистры множимого и множителя, (n/2+1) шифраторов, матрицу сумматоров, (n/2+1) коммутаторов, причем первый, второй, и третий входы i-го шифратора соединены соответственно с выходами (2i+2)-.,ãî, (2i+I)-го и

2 -го разрядов регистра множителя, первый, второй, третий и четвертый

100 2 выходы i-ro шифратора соединены с соответствующими управляющими входами i-ro коммутатора, информационные входы которого соединены соответственно с выходами регистра множимого, )-й выход i"ro коммутатора соединен с входом J-ro сумматора

1-ой строки матрицы сумматоров, выходы младших пп, разрядов которой являются выходами п младших разрядов устройства, содержит и-разрядный корректирующий сумматор, причем первая группа его входов соединена соответственно с выходами и старших разрядов матрицы сумматоров, вторая группа входов корректирующего сумматора - с пятым и шестым выходами

i-ro шифратора, вход переноса корректирующего сумматора соединен с единичной шиной, выходы корректирующего сумматора являются выходами и старших разрядов устройства (i= 0 — и/2 — 1 - (n+ 1).

На фиг. 1 представлена структурная схема устройства; на фиг. 2функциональная схема одного из вариантов шифратора.

Устройство содержит регистры 1 и 2 множимого и множителя, шифраторы

3, коммутаторы 4, матрицу 5 сумматоров, корректирующий сумматор 6.

Шифратор содержит элементы НЕ

7-9, элемент ИСКЛЭЧАИ!ЕЕ ИЛИ 10, элементы И 11-14, элементы НЕ 15 и 16, первый, второй и третий входы

17 - 19, первый, второй, третий, четвертый, пятый и шестой выходы

20 — 25

Устройство работает следующим образом.

Операцию дополнения линейки сумматоров единицами при переводе числав дополнительный код можно рассматривать как операцию вычитания единицы из (и+1)-го разряда числа.

Корректирующее число в случае одного вычитания имеет вид: в2п п.1 - - - Фп+1 в и ° ° ° ° где при = 1 - 2n f0 op i = n+1

CI °вЂ”

1 1 при i g n+1, При этом вносится ошибка, равная единице (п+1)го разряда, от которой избавляются вводом переноса в младший разряд корректирующего сумматора, Если необходимо осуществить в процессе умножения m вычитаний, то корректирующее число будет содержать

m нулей в соответствующих разряда., 0 4 кодируют пары множителя на четыре линии выборки. В конкретный момент может быть активирована только одна линия выборки, определяющая значение частичного произведения, которое может быть + Х или + 2Х.

3 1ОО71О в младший разряд корректирующего сумматора независимо от того, осуществляется сложение или вычи.гание по цепи переноса, заносится единица.

Пустьв например, в процессе вы- 5 числений необходимо произвести два вычитания и, следовательно, добавить к частичному произведению числа (1 ) Если ни одна из линий выборки не активирована, частичное произведение равно нулю. Через коммутаторы

4 частичное произведение подается на матрицу 5 сумматоров. На матрице сумматоров формируется сумма частичных произведений, и старших разрядов которой поступают на корректирующий сумматор 6, где складываются с коррек" тирующим числом, снимаемым с пятых и шестых выходов шифраторов 3.

Предлагаемое устройство позволяет сократить количество сумматоров по сравнению с известным, вместо п=- дополнительных сумматоров вводится и одноразрядных сумматоров (коррек" тирующий.сумматор). Значительное сокращение количества сумматоров приводит к снижению стоимости и энергетических затрат, к повышению надежности устройства. и (2) !

11101011 (3) (4) (1) (2) 11101111

11111011

Очевидно, что сумма чисел (1) и (2) будет равна сумме чисел (3) и (4) и вместо добавления чисел (1) и

М (2) ппвдлагавтса добавить висло (311 а число 4 отбросить. Этим корректируется ошибка, возникающая за счет замены операций дополнения чисел

26 единицами при переводе их в допол,нительный код операцией добавления корректирующего числа к сумме частичных произведений.

Непосредственно перед выполнением

2$ цикла умножения на регистр 1 множимого помещают множимое, на регистр

2 множителя - множитель. Шифраторы 3 фью) +2K

Заказ 2140/72 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, И-35, Раушская наб., д. 4/5

Филила ППП, "Патент", г. Ужгород, ул. Проектная, 4

Составитель. Л.. Клюев

Редактор Т. Кугрышева - Техред Ж.Кастелевич Корректор,6. макаренко