Устройство для контроля оперативной памяти

 

УСТРОЙСТВО ДЗШ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ, содержащее блок управления, регистр числа, счетный -триггер, Формирователь импульсов, счетчики, элемент И, основные и до полнительные коммутато Я 1, сумматор по модулю два и группу элементов И, причем вькоды первого счетчика и регистра числа, выход элемента И и выход блока управления являются выходами устройства, второй выход блока управления соединен с прямым входсхм элемента И, первыми, .входами счетного триггера и формирователя импульсов, выход которого .подключен к инверсному входу элемента И, выход которого соединен с входом первого счетчика, выход последнего разряда которого подключен к второму и третьему входам счетного триггера, выход которого соединен с втоЕ«1м .входом формирователя юшульсов, входом второго счетчика и первым входом сумматора по модулю два, второй вход которого подключен к выходу последнего разряда третьего счетчика, вход которого соединен с вторым выходом блока управления, третий выход которого подключен к входу синхронизации регистра числа, информационные входы которых соединены с выходами основных коммутаторов , первые и вторые информационные входы которых подключены соответственно к выходу сумматора по модулю два и к выходам дополнительных коммутаторов , управляющие входы которых соединены с выходами второго счетчика, информационные входы - с. выходами третьего счетчика, первые и вторые управляющие входы основi ных коммутйторов подключены соответственно к четвертому и пятому вы (Л ходам блока управления, отличающееся тем, что, с целью повышения быстродействия-устройства, в него введены дешифратор строк, дешифратор столбцов, элемент ИЛИ и элемент НЕ, выход и вход которого подключены соответственно к третьим и к четвертым информационным входам основных коммутаторов, выход элемента ИЛИ-соединен с входом элемента 4 О НЕ, а входы подключены к выводам элементов И группы, первые входы которых соединены с выходами деошфратора строк, а вторые входы - с вы , ходами дешифратора столбцов, входы которого подволочены к одним из выходов третьего счетчика, входы даиифратора строк соединены с одними из выходов первого счетчика, инверсный вход одного из элементов И группы подключен к выходу фо1%шроватепя импульсов.

СОЮЗ СОВЕТСКИХ

Ю ВЮ

РЕСПУБЛИН (19) (П) ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3369375/18-24 (22) 29. 12. 81 (46) 23.94.83. Бюл. 9 15 (53) 681.327(088.8) (72) О.В. Летнев, Ю.С. Шакарьянц, A,Ê. Криворотов и В.А. Резван (56) 1. Авторское свидетельство СССР В 443414, кл. G 11 С 29/00, 1971.

2. Авторское свидетельство СССР

,по заявке Р 3337384/18-24, ! .кл. G 11 С 29/00, 1981 (прот. тип). .(54)(57) УСТРОЙСТВ0 @ЛЯ КСИТРОЛЯ 0ааРАТИВНОИ ПАМЯТИ, содержащее блок управления, регистр числа, счетный

-.триггер, формирователь импульсов, счетчики, элемент И, основные и дополнительные коммутаторы, сумматор по модулю два и группу элементов И, причем выходы первого счетчика и регистра числа, выход элемента И и первый выход блока управления являются выходами устройства, второй выход блока управления соединен с прямым входом элемента И, первыми ,входами счетного триггера и формирователя импульсов, выход которого .подключен к инверсному входу эле-. мента И, выход которого соединен с входом первого счетчика, выход последнего разряда которого подключен к эторому и третьему входам счетного триггера, выход которого соединен с вторым .входом формирователя импульсов, входом второго счетчика и первым входом сумматора по модулю два, второй вход которого подключен к выходу последнего разряда третьего счетчика, вход которого соединен с вторым выходом блока управления, третий выход которого подключен к входу синхронизации регистра числа, информационные входы которых соединены с выходами основных коммутаторов, первые и вторые информационные входы которых подключены соответственно к выходу сумматора по модулю два и к выходам дбполнительных коммутаторов, управляющие входы которых соединены с выходами второго счетчика, информационные входы — с выходами третьего счетчика, первые и вторые управляющие входы основных коммутаторов подключены соответ- е ственно к четвертому и пятому выходам блока управления, о т л и -. ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, С в него введены дешифратор строк, дешифратор столбцов, элемент ИЛИ и Я элемент НЕ, выход и вход которого подключены соответственно к третьим и к четвертым информационным входам основных коммутаторов, выход элемента ИЛИ соединен с входом элемента

НЕ, а входы подключены к выходам элементов И группы, первые входы которых соединены с выходами дешифратора строк, а вторые входы - с вы,ходами дешифратора столбцов, входы которого подключены к одним из вы- ходов третьего счетчика, входы дешифратора строк соединены с одними из выходов первого счетчика, инверсный вход одного из элементов И группы подключен к выходу формирователя импульсов.

1014041

Изобретение относится к вычислительной технике и может быть использовано, например, для функциональнотехнологического контроля при произ- водстве полупроводниковых микросхем памяти, а также для их входного контроля.

Известно устройство для контроля оперативной памяти, содержащее схему пуска, регистр числа, счетчик адресов, счетчик циклов, дешифратор циклов, дополнительные счетчики, схему сравнения, схему регистрации, схему останова и коммутатор разрядов (1).

Недостатками этого устройства является низкая производительность и ог- 15 раниченная область применения.

Наиболее близким техническим решением к изобретению является устройство для контроля оперативной памяти, содержащее блок управления, 2О первый счетчик, регистр числа, подключенные к выходным шинам устройст-. ва, счетный триггер, формирователь импульсов, элемент И, второй счетчик, предназначенный, для подсчета подциклов, третий счетчик, группу элементов .И, сумматор по модулю два, основнйе и дополнительные коммутаторы 2 ).

Недостатком данного устройства является низкое быстродействие, так как время проверки оперативной памяти для этого устройства находится в квадратичной зависимости от количества адресов.

Целью изобретения . явяляется повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для контроля оперативной памяти, содержащее блок 40 управления, регистр числа, счетный триггер, формирователь импульсов, счетчики, элемент И, основные и дополнительные коммутаторы, сумматор по модулю два и группу элементов И, причем выходы первого счетчика и регистра числа, выход элемента И и первый выход блока управления являются выходами устройства, второй выход блока управления соединен с прямым входом элемента И, первыми входами 50 счетного триггера и формирователя импульсов, выход которого подключен к инверсному входу элемента И, выход которого соединен с входом первого счетчика, выход последнего разряда 55 которого подключен к второму и третьему входу счетного триггера, выход которого соединен с вторым входом формирователя импульсов, входом второго счетчика и первым входом сумматора по модулю два, второй вход которого подключен к выходу последне. го разряда третьего счетчика, вход которого соединен со вторым выходом блока управления, третий выход кото- 45, рого подключен к входу синхронизации регистра числа, информационные входы которых соединены с выходами основных коммутаторов, первые и вторые. информационные входы которых подключены соответственно к выходу сумматора по модулю два и к выходам дополнительных коммутаторов, управляющие входы которых соединены с выходами второгд счетчика, а информационные входы - с выходами третьего счетчика, первые и вторые управляющие входы основных коммутаторов подключены соответственно к четвертому и пятому выходам блока управления, введены дешифратор строк дешифратор столбцов, элемент ИЛИ и элемент НЕ, выход и вход которого подключены соответственно к третьим и к четвертым информационным входам основных коммутаторов, выход элемента ИЛИ соедйнен с входом элемента

НЕ, а, входы подключены к выходам элементов И группы, первые входы которых соединены с выходами дешифратора-. строк, а вторые входы — с выходами дешифратора столбцов, входы которого подключены к одним из выходов тре-. тьего счетчика, входы дешифратора строк соединены с одними из выходов первого счетчика, инверсный вход одного из элементов И группы подключен к выходу формирователя импульсов.

На фиг. 1 приведена функциональ, ная схема предложенного устройства; на фиг. 2 — пример расположения ячеек контролируемой памяти в матрице размером шестнадцать бит; на фиг.

3 — б — примеры записи информации в эту матрицу при контроле тестом

"Бегущая диагональ".

Устройство содержит (фиг. 1) блок

1 управления с первым выходом 2, регистр 3 числа, выполненный на триггерах 4, первый счетчик 5, имеющий разрядность и = log А, где

A — - количество адресов, счетный триггер б, формирователь 7 импульсов, элемент H 8 втОрой счетчик 9, предназначенный для счета подциклов третий счетчик 10, имеющий разряд ность (n+1) и предназначенный для формирования теста типа "Адресный код", сумматор 11 по модулю два, основание 12 и дополнительные 13 коммутаторы.

На фиг. 1 обозначены второй 14 и третий 15 выходы блока управления, выход 16 элемента И, четвертый 17 и пятый 18 выходы блока управления.

Устройство содержит также дешифратор 19 строк, дешифратор 20 столбцов, группу элементов И 21, элемент ИЛИ 22 и элемент HE 23, предназначенные для формирования теста типа "Бегущая диагональ".

На фиг. 1 показан также контролируемый блок 24 оперативной памяти.

1014041

На фиг. 2 обозначены запоминающие ячейки 25-40 с первой по шестнадцатую в матрице размером шестнадцать бит одного иэ каналов контролируемого блока оперативной памяти.

Предложенное устройство работает следующим образом.

В режиме "Дождь" источником информации, записываемой в регистр

3 (фиг. 1) является сумматор 11. 10

При нажатии кнопки "Пуск" (на фиг. 1 условно не показана) в блоке 1 начинает вырабатываться тактовая последовательность импульсов.

В первом подцикле счетчики 5 и 10 t5 работают синхронно от одних и тех же тактов блока 1. При этом на входах сумматора 11 код одинаковый, а на его выходе низкий уровень напряжения, соответствующий записи кода "0" по всем адресам блока 24.

По окончании первого подцикла формирователем 7 выделяется задний фронт импульса с выхода триггера б, и производится запрет (в элементе И 9) одного импульса продвижения в счетчик 5. В результате второй подцикл в счетчике 5 закончится на один такт позже, чем в счетчике 10, и сумматор

11 зафиксирует неравнозначность в конце второго подцикла. Поэтому во втором подцикле во всех адресах памяти блока 24, кроме последнего, будут записаны коды "0", а в последнем - код "1". По окончании второго подцикла точно также произойдет запрет продвижения еще одного импульса в счетчик 5. Соответственно неравнозначность зафиксируется в двух последних адресах третьего подцикла, куда и будет записан код "1". Таким 40 образом, блок 24, заполненный в первом подцикле Эсеми нулями, заполняется в следукщих подциклах единицами т.е. происходит процесс "набегания" единиц, характерный .дпя теста Дождь . 45

Когда пройдут A подциклов, коды на вха. де сумматора 11 будут инверсными, и весь блок 24 будет заполнен едини-. цами. В. следующие Ъ пьдциклов точно также, начиная с последнего адреса, код единиц сменится кодом нулей.

Через 2А, подциклов. закончится полный период теста.

Рассмотрим работу устройства при формировании теста типа "Адресный код".

В этом случае управляняцие импуль-, . Сы с выходов 17 и 18 блока 1 подключают к входам регистра 3 выходы счетчйка 10 через коммутаторы 13 и 12.

Работа коммутаторов. 12 аналогична 60 их работе в режиме "Дождь" за исключением того, что источником информации является не сумматор 11, а ачетчик 10, причем счетчики 10 и 9 ,имеют расхождение по часущ е, равное 65

A при этом код числа, записываемый в блок 24, будет меняться с каждым адресом, и каждый следующий подцикл в адресном коде будет начинаться с разных кодовых комбинаций, чем обеспечивается динамическое смещение йнформации по подциклам. Благодаря наличию коммутаторов 13, управляемых счетчиком 9, обеспечивается подключение к соответствуЮщим разря-. дам регистра числа 3 различных, разрядов счетчика 10 в различных подциклах. Этим достигается выравнива"йие динамики работы разных разрядов.

Рассмотрим работу устройства при формировании теста "Бегущая диагональ".

В этом случае управляющие импульсы с выходов 17 и 18 блока 1 подключают к входам регистра 3 .выходы элемента ИЛИ 22. для прямого теста

"Бегущая диагональ" или выход элемент та НЕ 23 для инверсного теста. На выходе элемента ИЛИ 22 будет импульс

"1" только в случае равенства кодов на входах дешифратора 19 и дешифратора 20. При всех остальных комбинациях на выходе элемента ИЛИ 22 будет импульс "0".

В исходном состоянии счетчики

5 и 10 обнулены. На первом выходе дешифратора 19 устанавливается импульс "1", соответствующий первой выбранной строке. На первом выходе дешифратора 20 тоже будет импульс

"1", соответствующий первому выбранному столбцу. На первом нз элементов

И 21 произойдет логическое умножение, и через элемент ИЛИ 22, комму-,. таторы 12 и регистр 3 импульс "1" запишется в блок 24 и ячейку, расположенную на пересечении первой строки и первого столбца (фиг. 3 ) При поступлении на вход счетчика 10 (фиг. 1) первого тактового импульса на первом выходе дешифратора 20 будет импульс "0", и в последующив ячейки первой строки будут записаны

"0" После прохождения всех ячеек первой строки сменится код на входе дешифратора 19, и импульс "1" поя! вится на его втором выходе. Равенство кодов на входах обоих дешифраторов

: 19 и 20 наступит теперь при поступ лении пятого счетного импульса (фиг. 6), и "1" запишется в шестую ячейку, находящуюся на пересечении второй строки и второго столбца (фиг. 3). Так будет продолжаться до тех пор, пока "1" не запишется во все ячейки 25, 30, 35 и 40 (фиг. 2).

После прохождения первого подцикла, как и в случае теста "Дождь", произойдет запрет прохождения импульса в счетчик 5. При этом равенство кодов

: на входах дешифраторов 19 и 20 будет выполняться при обращении к ячеф1014041 кам 28, 29, 34 и 39 (фиг. 2 и фиг. 4), и в них запишется "1". Для того, чтобы при выборе ячейки 25 не произошла запись в нее лишней "1", импульс с выхода формирователя 7 поступает на инверсный вход первого иэ элементов И 21. В третьем и четвертом подциклах равенство кодов на входах дешифраторов 19 и 20 наступит при выборе ячеек 27, 32, 33 и 38 (З-я, 8-я,.

9-я и 14-я) и ячеек 26, 31, 36 и 10

37 (2-я, 7-я, 12-я и 13-я) соответсТВеННо (фиг. 5 и фиг. 6) и в них аапишется "1".

Таким образом, за полный цикл проверки произойдет перемещение "14 15 по диагонали матрицы каждого канала блока 24 памяти. Аналогично работает устройство при инверсном тесте, только в этом случае информация на вход регистра 3 будет подаваться через элемент НЕ 23.

Полная проверка оперативной па;мяти этим тестом займет К = 2A

А тактов,,где A - -количество адресов.

Тест "Бегущая диагональ" проверяет такие неисправности оперативной памяти как чувствительность к изменению состояний ячеек памяти, ложная запись информации в ячейку памяти при считывании из другой ячейки памяти, увеличение времени выборки и времени восстановления записи. Этот тест отлично проверяет такие неисправности как невозможность записи информации в ячейку, потеря чувствительности усилителей считывания, когда эа серией информационных символов следует инверсное значение, а также неисправности дешифратора адреса в блоке 24. Тесты "Дождь" и

"Адресный код" имеют длину К 2A

Применение теста "Бегущая диагональ", таким образом, обеспечивает повышение быстродействия устройства.

Технико-экономическое греимущест-, вл предложенного устройства заключа-, ется в более высоком быстродействии по сравнению с известным.

1014041 стиг.б

Составитель T. Зайцева

Редактор В. Данко Техред Т.Маточка Корректор A. Тяско

Закаэ 3028/62 Тираж 592 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4