Цифровой функциональный преобразователь (варианты)

 

: 1. -Цифровой функциональный пре . образователь, содержащий сумматорвьнитатель , первый сумматор,-первый, второй «третий регистры, первый и второй элементы И, блок памяти и блок управления, причем первый разрядный выход первого регистра соёдиме1 с первым информационным входсм сумматрра-вычитатёля, выход которого соединен с информационным входс м первого регистра, второй инфо 1ацирнный вход которого соединен -С первым информационным входом записи начальных условий устройства ,,информационный выход блока памяти соединен

СОЮЗ СОВЕТСНИХ

СОЦНАЛИСтИЧЕСНИХ

РЕСГВВЛИИ д(51) 6 06 F 7./544

ОПИСАИИй ИЗОБРЕ НИ .

Н АВТОРСН0МУ СВИДЕТЕЛЬСТВУ

ГОСУДФРСТВЕННЫЙ НОМИТЕТ СССР

ГВ ДИММ ИЗОБРЕТЕНИЙ И ОТНРЫТИй (21) .3311966/18-24 (22) 15.06.81 (46) 30.84.83. Бюл. М 16 (72) А,Л.Рейхенберг и С.Н.Фурс (53) 681 3(088.8) (56) :1. Авторское свидетельство СССР

В 369565, кл. G 06 F.7/38, 1972.

2. Байков В.Д., Смолов В.Б. Аппаратурная реализация элементарных функций в ЦВМ. Л., 1975, с.20-21.

3. Авторское свидетельство СССР .В - 538366, кл. G 06 F 1973 (прототип)..

{54) ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ (ЕГО:ВАРИАНТЫ). . (57). 1..Цифровой функциональный пре. образователь,.содержащий сумматор вычитатель, первый сумматор, первый, второй и третий регистры, первый и второй элементы И, блок памяти и блок управления, причем первый разрядный выход первого регистра соединен с первым информационным входом сумматора-вычитателя, выход которого соединен с информационным входом первого регистра, второй информационный вход которого соединен с первыч информационным входом записи начальных условий устройства, информационный -выход блока памяти соединен с вторым информационным входом сумматора.-вычитателя, первый разрядный выход второго регистРа соединен с первым информационньм входом сумматора, выход которого соединен с первым информацмоииьва входом второго регистра, второй информационный вход которого соединен с вторым информацион-. нык входом записи начальных условий устройства, первый информационный выход результата которого соединен с вторьв4 разрядным выходом второго регистра, параллельный выход которого соединен с информационным вхо-.цоь(третьего регистра, о т л и ч а„„SU„„1015375 А ю шийся тем, что, с целью рас- ширения функциональных возможностей преобразователя путем увеличения количества одновременно вычисляемых функций, преобразователь содержит второй сумматор, четвертый . и пятый регистры и блок анализа, причем первый разрядный выход четвертого регистра соединен -с первым информационным входом второго сумматора, выход которого соединен с первым информационным входом четвертого регистра, параллельный выход которого соединен с информационным входом пятого регистра, разрядный выход которого сое- . динен.с первым информационным входом второго сумматора, разрядный выход третьего регистра соединен с первым информационным .входом второго элемента И, вмход . См которого соецинен с вторым инфор- мационным входом первого сумматора, второй информационный вход вторбго элемента И соединен с первым выходом .блока анализа, второй выход которого соединен с вторым информационным входом первого элемента И, второй ра Фиаей рядный выход первого регистра соеди- е, нен с первым входом блока анализа,, второй вход которого соединен с пер- ©ф вым выходом блока управления, вто. рой выход которого соединен с тре- тьим входом блока анализа, третий ©Д выход которого соединен с управляющим входом сумматора-вычитателя, третий выход блока управления соединен с установочными входами блока памяти и первого региСтра, четвертый выход блока..управления соединен с установочным входом третьего регист« ра, пятый выход блока управления .соединен с установочными. входами второго и четвертого регистров, шестой выход блока управления соединен с установочным входом четвертого регистра, второй информационный вход кото1015375..рого соединен с третьим информационным входом записи начальных условий устройства, второй информационный выход результата которого соединен с .вторим разрядныи выходом четвертого регистра, вход блока управления соединен с входом запуска устройства.

2. Преобразователь по п.1, о тл и ч а ю шийся тем, что блок анализа. содержит элемент сравнения, триггер, первый, второй, третий и четвертый элементы И, причем информационный вход элемента сравнения соединен с первым входом блока анализа, второй вход которого соединен с первыми информационными . входаМк первого к второго элементов И, выходы которых соединены соответственно с первым и вторым входами триггера, прямой и инверсный выходы которого соединены с первыми информационными входами соответственно третьего и четвертого элементов И, вторые информационные входы которых соединены с третьим входом блока анализа, первый и.второй выходы которого соединены с выходами соответственно третьего и четвертого элементов И, третий выход блока анализа соединен с прямым выходом триг" гера.

3. Преобразователь по п.1, о тл и ч а ю шийся тем, что блок управления содержит генератор тактовых импульсов, счетчик, дешифратор, первый и второй триггеры, первый, второй и третий элементы И, первый, второй и третий элементы ИЛИ и .элемент задержки, причем выход генератора тактовых импульсов соединен со счетньм входом счетчика и первыми информационнымк входамк первого и второго элементов И, выход счетчика .соединен с управляющим входом дешифратора, первый информационный выход которого соединен с первым

: информационным входом первого эле-. мента ИЛИ, выход которого соединен с первым информационным входом первого триггера, прямой и инверсный выходы которого соединены с вторы-: мк:информационными входами соответ-, ственно первого к второ1о элемен" тов И, второй информационный вход триггера соединен с вторым информационным выходом дешифратора и первым информационным входом второ- . . ге элемента ИЛИ, второй информацконк@й вход которого соединен с тре- . тьим информационным выходом дешифратора,. уцравлякщий выход которого .соединен с .установочными входами . счетчика и генератора тактовых импульсов, вход запуска которого соединен с выходом элемента задержки, вход которого соединен с входом блока управления, вторым информа" ,ционным входом первого элемента ИЛИ и первым информационным входом вт6рого триггера, второй информационный вход которого соединен с третьим выходом дешифратора, прямой выход второго триггера соединен с первын информационным входом третьего элемента И, выход которого соединен с первым информационным входом третьего элемента ИЛИ, второй информационный вход которого соединен с выходом второго элемента И, выход второго элемента ИЛИ соединен с пер». вым выходом блока управления, второй выход которого соедкнен с прямым выходом первого триггера, выход,первого элемента И соединен с вторым информационным входом третьего элемента И и третьим выходом блока управления, четвертый выход которого соединен с выходом третьего элемента ИЛИ, выход третьего элемента И соединен с пятым выходом блока управления, шестой выход которого соединен с выходом третьего элемента ИЛИ.

4. Цифровой функцнональныя преобразователь, содержащий сумматорвычитатель, сумматор, первый, второй и третий регистры, блок памяти, первый и второй коммутаторы, блок cpasкения. и блок управления, причем первый разрядный выход первого регистра соединен с первым информационным входом сумматора-вычитателя, выход которого соединен с первым информационным входом нервого рет"истра

Второй информационный вход которого соединен с первым информационным входом записи начальных условий устройства, информационный выход блока памяти соединен с вторым инфор.мационным входом сумматора-вычитателя, информационный вход блока еравнения соединен с вторым разрядным выходом первого регистра, информационный вход второго регистра соединен с вторым информационным входом записи начальных условий устройства, первый разрядный выход которого соединен с первым информационныч выходом результата устройства, второй информационный выход результата устройства соединен с первым разрядным выходом третьего регистра, первый .информационный вход которого соединен с третьим информацконйым входом записи начальных условий устройства., о т л и ч а юшийся тем, что, с целью расширения функциональных возможностей устройства путем увеличения количества одновременно вычисляемых функций, содержит сдвигатель и тре» тий коммутатор, причем первый выход блока управления соединен с управляющим входом первого регист-. ра и управляющим входом блока па1015375 мяти, второй выход блока управления соединен с управляющим входом второго регистра, второй разрядный в од которого соединен с первыми информационными входами первого и второго коммутаторов, вторые информационные входы которых соединены с вторым разрядным выходом третье-. го регистра, управляющий вход которого соединен с третьим выходом блока управления, четвертый выход которого соединен с управляющим входом сдвигателя, разрядный. выход которого соединен с первым -информационным входом сумматора, второй информационный вход которого соединен с информационным выходом первого ком-. .мутатора, первый управляющий вход которого соединен с.пятым выходом блока управления и первым управлякщим входом третьего коммутатора, второй управляющий вход которого сое. динен;с шестью выходом блока управ-. ления и вторым управляющим входом . первого коммутатора, седьмой выход блока управления соединен с первым унравляющйм входом второго коммутатора, второй управляющий вход ко-. торОго соединен с восьмым выходом . блока управления, девятый выход которого соединен с управляющим вхо:дом. сумматора-вычитателя, нь1ход сумматора соединен с информационным входом третьего коммутатора, первый: информационный выход которого сое,динен с вторым информационным вхо.дом третьего-регистра-, второй информационный выход третьего коммутатора соединен с вторый информациониьэе входом второго регйстра, инфор-. мационный: выход второго коммутатора соединен с информационным входом блока сдвига, первый и второй выходы блока сравнения соединены с первым и вторим входом блока управления, третий вход. блока управления соединен с. входом запуска устройства.

5, Преобразователь по п.4, о т.л и ч а в.щ И и с. я .тем, что блок управления содержит генератор тактовйх импульсов, счетчик, дешифратор, первый, второй,- третий, четвертый и пятый триггеры,.с первого по одиннадцатый элементы И, первый, второй, третий и четвертый элементы ИЛИ и элемент задержки, причем выход генератора тактовых. импульсов соединен со счетным входом. счетчика и первьжи информационными входами перводо и второго элементов И, второй . информационный вход второго элемента

Й соединен с.- инверсным выходом первого триггера, прямой. выход которого соединен с вторыми информационньм входом первого элемента И, выход которого соединен с первык выходом блока управления и первым информационным входом третьего элемента И, второй информационный вход которого соединен с прямым выходом второго триггера, первый информационный вход которого соединен с первым информационным входом первого элемента ИЛИ, входом элемента задержки и входрм запуска блока управ- ления, первый информационный выход дешифратора соединен с вторым .информационным входом первого элемента ИЛИ и первыми информационными входами четвертого и пятого элементов И, первый информационный вход второго элемента ИЛИ соединен с вторым информационным выходом дешифратора, выход третьего элемента ИЛИ соединен с первыми информационными входами третьего и четвертого регистров,, вторые информационные входы которых соединены с выходами соответствен- . но четвертого и пятого элементов И, вторые информационные входы кото- . рых соединены соответственно с прямыми и инверсными выходами пятого триггера, первые информационные входы шестого, седьмого, восьмого и девятого элементов И соединены с выходом нторого элемента ИЛИ, пер-. вый информационный вход которого соединен с первым информационным входом первого триггера, второй информационный вход которого соединен с выходом первого элемента ИЛИ, второй информационный вход третье:го элемента ИЛИ соединен с выходом девятого элемента И, третий выход . дешифратора соединен с вторыми информационными нходами нторого триггера и второго элемента ИЛИ, выход элемента задержки соединен с первым. управляющим входом генератора.такто-. вых импульсов, второй .управляющий вход которого соединен с управляющим выходом дешифратора и устаионочньм входом счетчика, информационный " выход которого соединен с входом дешифратора, выход второго элемента И соединен с первым информацион-. ным входом четвертого элемента ИЛИ, второй информационный вход которого. соедннеk с первыми информационными. входами десятого и одиннадцатого элементов И и выходом третьего эле- . мента И, нрямые выходы третьего и четвертого триггеров соединены с вторыми информационными входами десятого и одиннадцатого элементов И, выходы которых .соединены соответственно с вторым и третьим выходами блока управления, четвертый выход которого соединен с..выходом четвертого элемента ИЛИ, пятый и шестой ныходы блока управления соединены с вторыми информационными входами соответственно десятого и одиннадцатого элементов И, седьмой выход блока управления соединен с выходом шестого элемента И, второй информа1015375 циониый вход которого соединен с прямьм выходом пятого триггера, восьмой выход блока управления сое динен с выходом седьмого элемента И, второй информационный вход которого соединен с инверсным выходом пятого

1

Изобретение относится к цифровой вычислительной технике и может быть использовано для аппаратной реализации операции вычисления показательной функции в специализированных вычислительных устройствах.

Известно устройство для вычисления функции у = е", содержащее счетчик, счетчик-регистр, схемы запрета и схему сборки (13. !

О

Недостатком этого устройства являЕтся то, .что оно предназначено только для вычисления функции с положительным аргументом.

Известно устройство для вычисления экспоненциальной функции, содержащее сумматоры, регистры, блок памяти и блок управления (2 ).

Недостатком этого устройства яв- ляется невозможность одновременно вычислять две функции (положительно- 20 го и отрицательного аргумента) и не-, обходимость повторять все итерации, . что увеличивает в два раза время вычисления.

Наиболее близким по технической сущности и достигаемому результату к предлагаемому является устройство для вычисления экспоненциальной функ ции, содержащее два одноразрядных .сумматора-вычитателя, три регистра, блок оДносторонней памяти, два эле мента И, блок определения знака и блок анализа сходимости (блок срав, нения), блок сброса, блок повторения итераций и блок управления (.3 ).

Недостаткам этого устройства является то, что оно предназначена только для. вычисления экспоненциальной функции положительного аргумента, т.е. ограничено число вычисляемйх функций. Кроме того, это 4О . устройство для ряда значений аргуйентов не обладает высоким быстродействием, так как в нем необходимо повторять по два раза ите-. рации с номерами 3,5,7 и т.д. 45

Цель изобретения — расщирение

Функциональных возможностей устройства эа счет увеличения количества одновременно вычисляемых функций путем одновременного вычисления по- 5О каэатевьной функции,например, экспотриггера, прямой выход которого соединен с девятым выходом блока управления, вторые информационные входы восьмого и девятого элементов И соединены соответственно с первым и вторым входами блока управления.

2 в неиты) как положительного, так и отрицательного аргумента.

Поставленная цель достигается тем, что по первому варианту в устройство, содержащее сумматор-вычитатель, первый сумматор, первый, второй и третий регистры, первый и второй элементы И, блок памяти и блок управления, причем первый разрядный выход первого регистра соединен с первым информационным входом сумматора-вычитателя, выход которого соединен с информационньм входом первого регистра, второй информационный вход которого соединен с первым ин-. формационньм входом записи начальных условий устройства, информационный выход блока памяти соединен с вторым информационным входом сумматора-вычитателя, первый разрядный выход второго регистра соединен с первым информационным входом сумматора, выход которого соединен с первым информационным входом второго регистра, второй информационный вход которого соединен с вторым информационным входом записи начальных условий устройства, первый информационный выход результата которого соединен с вторым разрядным выходом второго рвгистра,,параллельный выход которого соединен с информационным входом третьего регистра, дополнительно введены второй сумматор, четвертый и пятый регистры и блок анализа, причем первый разрядный выход чет-. вертого регистра соединен с первым информационным входом второго сумматора, выход которого соединен с первым информационным входом четвертого регистра, параллельный выход которого соединен с информационным входом пятого регистра, разрядный выход которого соединен с первым информационным входом второго сумматора, разрядный выход третьего регистра соединен с первым информаци- онным входом второго элемента И, выход которого соединен с вторым информационным входом первого сумматора, второй информационный вход второго элемента И соединен с первым выходом блока анализа, второй выход

1015375, которого соединен с вторым информационным входом первого элемента И, второй разрядный выход первого регистра соединен с первым входом блока анализа, второй вход которого соединен с первым выходом блока уп- 5 равления, второй выход которого соединен с третьим входом блока. анализа, третий.выход которого соединен с управляющим входом сумматора-вычитателя, третий выход блока управления )0 соединен с установочными входами блока памяти и первого регистра, четвертый выход блока управления соединен с установочным входом третьего регистра, пятый выход блока управления соедииен с установочными входами второго и четвертого регистров „ шестой выход блока управления.соединен с установочным входом

:четвертого регистра, второй информационный вход которого соединен с третьим информационным входом залясы начальных условий устройства, второй информационный выход результата которого соединен с вторым Раз-. 5 рядиым выходом четвертого регистра, вход блока управления соединен с входом запуска устройства.

Блок анализа. содержит элемент сравнения, триггер, первый, второй, З0 треТий и четвертый элементы И, причем информационный вход элемента сравнения соединен с первым входом блока анализа, второй вход которого соединен с первыми информационными 35 входами первого и второго элементов И, выходы которых. соединены соответственйо с первым и вторым входами триггера, прямой и инверсный в@ходы которого соединены с первыми информационными входами соответственно третьего и четвертого эле-. ментов И, вторые инфоРмационные входы которых соединены с третьим . входом блока анализа, первый и второй выходы которого соединены с выходами соответственно третьего и четвертого элементов И, третий выход блока анализа соединен с прямым выходом триггера.

Блок управления устройства содержит генератор тактовых импульсов, счетчик, дешифратор, первый и второй триггеры, первый, второй и третий элементы И, первый, второй и третий элементы ИЛИ .и элемент задержки., причем выход генератора тактовых импульсов соединен со счетным входом счетчика и.первыми информационными входами первого и второго 60 элементов И, выход счетчика соединен с управляющим входом дешифратора, первый информационный выход которого соединен с первым информационнык входом первого элемента ИЛИ, выход которого соединен с .первым информационным входом первого тригге-. ра, прямой и инверсный выходы которого соединены с вторыми информационными входами соответственно первого и второго элементов И, второй информационный вход триггера соединен с вторым информационньм выходом дешифратора и первым информационным входом второго элемента ИЛИ, второй информационный вход которого соединен с третьим информационным выходом дешифратора, управляющий выход которого соединен с установочными входами счетчика и.генератора -.àêтовых импульсов, вход запуска которого соединен с выходом элемента за- держки, вход которого соединен .с входом блока управления, вторым информационным входом первого элемента

ИЛИ и первьич информационным входом второго триггера, вТорой информационный вход которогО соединен с третьим выходом дешифратора, прямой выход второго триггера соединен с первым информационным входом третьего элемента И, выход которого сое" динен с первым информационным входом третьего элемента ИЛИ, второй информационный вход которого соединен с выходом второго элемента И, выход второго элемента ИЛИ соединен с .первым выходом блока управления, второй выход которого соединен с прямым выходом первого .триггера; выход первого элемента И соединен C вторым информационным входом третьего элемента И и третьим выходом блока управления, четвертый выход которого соединен с выходом третьего элемента ИЛИ, выход .третьего элемента И соединен с пятым вЫходом блока управления, шестой выход которого соединен с выходом. трет тьего элемента ИЛИ.

Поставленная цель достигается тем, что (по второму варианту) в устройство, содержащее сумматорвычитатель, сумматор, первый, - вто рой и третий регистры, блок. памяти, первый и второй коммутаторы., блок. сравнения и блок управления, причем первый разрядный выход первого регистра соединен с первым информационным входом сумматора-вычитателя, выход которого соединен с первым информационным входом первого регистра, второй информационный вход которого соединен с первым информационным входом записи начальных .условий устройства, информационный выход блока памяти соединен с вторым информационным входом сумматора-вычитателя, информационный вход блока сравнения соединен с вторым разрядным выходом первого регистра, информационный вход второго регистра соединен с вторым ин1015375

Формационным входом записи начальных условий устройства, первый разряд. ный выход которого соединен с пер,. вым информационным выходом результа та устройства, второй информационный выход результата устройства соединен с первьм разрядным выходом третьего регистра, первый информационный .вход которого соединен с третьим информационным входом записи начальных условий устройства, до- IÎ поЛнительно введены сдвигатель и третий коммутатор, причем первый вйход блока управления соединен с .управляющим входом первого регистра и управляющим входом блока па- 5 мяти, второй выход блока управления соединен с управляющим входом второго регистра, второй разрядный выход которого соединен с первыми ин фюрмационными входами первого и второго .коммутаторов, вторые информационные входы которых соединены с .вторым разрядйым выходом третьего регистра, управляющий вход которого соединен с третьим выходом блока .управления, четвертый выход которого соединен с управляющим входом сдвигателя, разрядный выход которо:. го соединен с первым информацион . ным входом сумматора, второй информационный вход которого соединен с

,инФормационным выходом первого ком-! мутатора, первый управляющий вход которого соединен с пятым выходом блока упразления и Первьм управлякщим

"входом третьего коммутатора, второй З5 управляющий вход которого соединен ., с шестым выходом блока .управления и вторыми управляющим входом первого коммутатора, седьмой выход блока управления соединен с первым управ- 40

: ляющим входом второго коммутатора, второй управляющий вход которого соединен с восьмым выходом блока уп -равления, девятый-выход которого сое динен с управляющим входом суммато:- ра-вычитателя, выход сумматора сое.: динен с информационным входом третьего коммутатора, первый информационный эыход кьторого соединен с вторыа информационным входом третьего регистра, второй информационный выxcel третьего .коммутатора соединен . "с вторым информационным входом вто» .," рого регистра, информационный вы, ход второго коммутатора соединен с ,информационньм входом блока сдвига, первый и второй выходы блока сравнения соединены с первым и вторым входом блока управления, третий вход блока управления соединен с входом запуска устройства.

Блок управления содержит генера тор тактовых импульсов, счетчик, .дешифратор, первый, второй, третий, четвертый и пятый триггеры, с первого по одиннадцатый элементы И, 5 первый, второй, третий и четвертый элементы ИЛИ и элемент задержки, причем выход генератора тактовых импульсов соединен со счетно входом счетчика и первыми информационными входами первого и второго эле« ментов И, второй. информационный вход второго элемента И соединен с инверсным выходом первого триггера, прямой выход которого соединен с вторык информационныч входом первого элемента И, выход которого соединен с первым выходом блока управления и первым информационныя входом третьего элемента И, второй информационный .вход которого соединен с прямым выходом второго тригге- ра, первый инФормационный вход которого соединен с первые информационным входом первого элемента ИЛИ, входом элемента задержки и входом запуска блоха управления, первый информационный выход дешифратора соединен с. вторьм информационным входом первого элемента ИЛИ и первыми информационными входами четвертого и пятого элементов И, первый информационный вход второго элемента ИЛИ .соединен с вторьн информационным "вмходом дешифра.тора, выход третьего элемента ИЛИ соединен с первыми информациониымй входами третьего и четвертого регистров, вторые информационные входы которых соединены с выходами соответственно четвертого и пятого элементов И, вторые информационные входы соторых .соединены соответственно с ярямыми и инверсными выходами пятого триггера, первые инфюрмационные входы шестого, седьмого, восьмого и девятого элементов И. соединены с выходом второго элемента ИЛИ, первый информационный вход которого соединен с первым информационным входом первого триггера, второй информа.ционный вход которого соединен с вы-. ходом первогО элемента ИЛИ:, второй информационный.:вход третьего элемента ИЛИ соединен с выходом девятого элемента И, третий .выход дешифратора соединен с вторыми информацион; ными входами второго триггера и второго элемента ИЛИ, выход элемента задержки соедийен с первым упраьляющим.входом генератора тактовых импульсов, второй управляющий вход которого соединен с управляющим выходом дешифратора и установочньм входом счетчика,. информационный выход которого соединен с входом де,шифратора, выход t второго эле.мента И соединен -с первым информационным входом четвертого элемента

83IH второй йнформационный вход которого соединен e ..первыми информационными входами десятого и одиннад,цатого элементов И и выходом .третьего элемента И, прямые вьходы

-1015375 третьего и четвертого триггеров соединены с вторыми информационными входами десятого и одиннадцатого элементов И, выходы которых соединены соответственно с вторым и третьим выходами блока управления, четвертый выход которого соединен с выходом четвертого элемента ИЛИ, пятый и шестой выходы блока управления соединены с вторыми информационными входами соответственно десятого и (0 одиннадцатого элементов И, седьмой выход блока управления соединен с. выходом шестого элемента И, второй информационный вход которого соединен с прямым выходом пятого тригге.— ра, восьмой выход блока управления соединен с выходом седьмого элемента И, второй информационный вход которого соединен с инверсным выходом пятого триггера, прямой выход которого соединен с девятым выходом блока управления,.вторые информационные входы восьмого и девятого . элементов И соединены соответственно с первым и вторым входами блока управления.

Такое конструктивное решение (два варианта) позволяет одновременно вычислять две показательные функции с положительным и отрицательным значением одного аргумента и повысить быстродействие за счет исключения повторения итераций.

Сумматоры и сумматоры-вычнтатели, блок анализа и блоки определения знака псевдочастного и анализа 35 сходимости являются эквивалентны-ми в предлагаемом функциональном нреобразователе и известном устрой-. стве. Блок сброса прототипа введен .в блок управления функционального 4() преобразователя.

На.фиг.l представлена структурная .схема первого варианта преобразователя; на фиг.2 - структурная схема блока анализами на фиг.3 — структур- 45 ная.схема блока управления; на фиг.4временные диаграммы, иллюстрирующие работу блока управления.

На фиг.5 приведена структурная схема второго варианта цифрового функционального преобразователя; на фиг.б — структурная схема первого или второго коммутаторов; на фиг.7 структурная схема третьего коммутатора; на фиг.8 — структурная схема блока управления; на фиг.9 55 временные диаграммы, иллюстрирующие работу блока управления.

Цифровой функциональный преобразователь по первому варианту (фиг.l) содержит сумматор-вычитатель 1, 60 первый и второй сумматоры 2 и 3, с первого по пятый регистры 4-8, блок 9 . памяти, блок 10 анализа, первый и второй элементы И 11 и 12 и блок 13 управления, первый, второй и третий входы устройства.14-16, вход 17 запуска устройства, первый и второй выходы 18 и 19 устройства.

Блок 10 анализа (фиг.2) содержит элемент 20 сравнения. двух кодов (код содержания регистра 4 и код нуля), триггер 21 с первого по четвертый элементы И 22 25, первый, второй и третий входы 26»28 блока, с первого по третий выходы 29-31 блока.

Блок 13 управления для последовательного принципа вычислений (фиг.3). содержит генератор 32 тактовых импульсов, счетчик 33, дешифратор. 34, первый и второй триггеры 35 и 36, с первого по третий элементы И.37-39, с первого по третий элементы ИЛИ

40-42, элемент 43-задержки, вход 44 запуска блока с первого по пятый выходы 45-49 блока управления, шестой выход 49а блока управления.

Цифровой функциональный преобразователь по второму варианту (фиг.5) содержит сумматор-вычитатель

50, сумматор 51, с первого по третий.регистры 52-54, сдвигатель 55, блок 56 памяти, с первого по тре» тий коммутаторы 57-59, блок 60 сравнения, блок 61 управления, с первого по третий входы 62-64 устройства, вход запуска 65, первый и второй информационные выходы 66 и 67 устройства.

Коммутаторы 57 и 58 (фнг.б) содержат первый и второй элементы И б8 и 69, первый и второй информационные входы 70 и 71, первый и второй управляющие входы 72 и 73, выход 74 коммутатора.

Коммутатор 59 (фиг.7) содержит первый и второй элементы И 75 и 76, информационный вход 77, первый и второй управляющие входы 78 и 79, первый и второй выходы 80 и 81 коммутатора.

Блок 61 управления (фиг.8) для последовательного принципа вычисления содержит генератор 82 тактовых импульсов, счетчик 83, дешифратор 84; с первог9 по пятый триггеры 85-89, с первого по одиннадцатый элементы И

90-100, с первого по четвертый эле1 менты ИЛИ 101-104, элемент 105 задержки, вход 106 запуска блока, первый и второй входы 107 и 108 блока, первый-девятый выходы 109-117 блока.

Первый вход 14 цифрового функционального преобразователя (фиг.l) для аргумента Х соединен с входом регистра 4. Второй вход 15 для начальной установки единицы в регистр

5 соединен с входом последнего.

Третий вход 16 для начальной установки коэффициента 1/K в регистр 7 соединен с его входом. Четвертый вход 17 для стартового импульса

1015375 соединен с входом блока 13 управления. Первый выход 18 функционального преобразователя для функции A" является выходом регистра 5. Второй

: выход 19 функционального преобразозателя для функции А " является вы,ходом регистра 6, Сумматор-вычитатель 1 и суммато::РМ 2-3 (фиг.l) могут быть реализо,ваны либо в виде одноразрядной схе .йц для последовательного принципа

Вычисления, либо в виде многоразряд.ной параллельной схемы для парал:лбльного принципа вычисления.

Регистры 4-8 {фиг.l) являются .:обычными регистрами сдвига. В регист .;рак 6 и 8 на входах присутствуют элементы И для передачи в регистрМ б и. 8. содержаний регистров 5 и 7 соответственно только в конце итерации и стартовым импульсом. Ре гйстры-б и 8 для параллельного прин:„ципа вычисления могут быть выполнейй и виде матричного сдвигателя на логических элементах.

БЛок 9 пайяти {фиг.l) является односторонним запоминающим устрой:ством для хранения констант.

В блоке 10 анализа (фиг.2} выходы узла 20 сравнений соединены с входаМя .первого и второго элементов И 2223. Первый вход 26 блока 10 анализа соединен с элементом 20 сравнения.

Второй вход 27 соединен с другими, входами элементов И 22-23, выходы .которых соединены c входами триггера 21, выходы которого соединены с входами третьего я четвертого эле.ментов И 24-25, на другие входы которых подсоединен третий вход 28.

:Первый выход 29 для сигнала q,- сое.динен с выходом элемента И 24, вто 1 рой выход 30 для сигнала . соединен

:c.âûõoäoì элемента И 25, а единичйый .вЫХод триггЕра 21 является третьим выходом 31 для сигнала у(. Первоначально трйггер 21 устанавливается в единичное состояние, эта установка .может производиться либо импульсом со схемы предварительной. установки пря включении питания., либо стартовым импульсом (на чертеже зта цепь яе приведена).

В блоке 13 управления, ыполненноfo,например, для последовательного ,.принципа вычислений (фиг.3), на вход 44 подается стартовый импульс.

Третий выход 47 (для последовательности импульсов продвижения информа. цйя в регистре 4 и блоке 9 памяти) является выходом элемента И 37. Пя-., .тый выйод 49 (для последовательнос-. ти импульсов продвижения в регист: рах 5 и 7) является выходом эле. мента И 39. Четвертый выход 48 (для последовательности импульсов .:сдвига я продвижения информации в регистрах б и 8) является выходом элемента ИЛИ 42. Первый выход 45 (для импульса .конца итерации) является выходом второго элемента

ИЛИ 41. Первый выход дешифратора 34 для импульса начала итерации соеди5 нен с одним входом первого элемента

ИЛИ 40, второй выход для импульса конца итерации соединен с входом nepsore триггера 35 и входом второго элемента ИЛИ 41 третий выход для (О импульса конца начальной итерации соединен с входом второго тряггера 36 и другим входом элемента

ИЛИ 41 четвертый выход для импульса конца вычисления соединен с вхо-. дами сброса генератора 32 тактовых импульсов я счетчика 33 ° Второй,выход 49 для импульса бланка является единичным выходом триггера 35.

Работа блока 13 управления (фиг.3) поясняется временными диаграммами импульсов, приведенными на фиг.4, где СИ - стартовый импульс; ТИтактовые импульсы на выходе генератора 32; ИНИ - импульсы начала итерации с первого выхода дешифратора 34) ИКИ - импульсы конца итерации с второго выхода дешифратора

34, ИКНИ вЂ” импульс конца начальной итерации с третьего выхода демяфратора 34;. ИКВ - импульс конца вычисЗО .ления с четвертого выхода дешифретора 34; ИКНИ - импульс конца начальной итерация с третьего выхода дешифратора 34; ИК — импульс конца вычисления с четвертого выхода де35 шифратора 34; ИП1 - импульсы продвижения с.выхода элемента И 37; ИСимпульсы сдвига. с выхода элемента И 38; ИП2 — ямнульсы продвижения с выхода элемента И 39; ИБ — импульс бланка с единичного выхода триггера 35. Количество импульсов показано условно.

В циФровом Функциональном преобразователе по второму варианту

45 (Фиг.5) сумматор-вычитатель 50 и сумматор 51 могут быть выполнены в виде одноразрядной схемы для последовательного принципа вычисления и в виде многоразрядной параллельной схемы для параллельного принЖ цина вычисления, Регистры 52-54 (фиг.5) являются обычнымя регистрами сдвига Для последовательного принципа вычЯСлЕяия и обь1чными рЕгистраМЯ

55 для параллельного принципа вычислени.ч е

Блок 55 сдвига (фиг. 5) явля ется последовательным регистром сдвига для последовательного принципа вы6(1 числення иля матричным сдвигателем

"для параллельного принципа.

Блок 56 памяти (фиг.5) является односторонним запоминающим устройством для хранения констант d .. 1015375

12 игнала g. является единичным выхо- ом триггера 89.

Работа блока управления поясняет- я временными диаграммами на фиг.9, де: СИ вЂ” стартовый импульс; ТИ актовые импульсы на выходе генеатора 821 ИКНИ вЂ” импульс. конца улевой итерации третьего выхода ешифратора 84, ИНИ вЂ” импульсы наала итерации с второго выхода деифратора 84; ИКИ вЂ” импульсы конца терации с первого выхода дешифра-. ора 84; HKB. импульс конца вычнс-. ения с четвертого выхода дешифратоа 84; HIII — импульсы продвижения с ервого выхода 109; ИС вЂ” импульсы родвижения с выхода элемента И 91;

tI2 — импульсы продвижения с выхода лемента И 92; 107 — импульсы сравения на входе 107; 117 — сигналы на девятом выходе 117I 113 - сигалы управления на пятом выходе 113)

14 - сигналы управления на щестом

ыходе 114; 115 — сигналы управле- . ня на седьмом выходе 115; 116 игналы управления на восьмом выходе

16; 110 — импульсы продвижения йа тором выходе 110 и 111. — импульсы . родвижения на третьем выходе 111. оличество импульсов показано усовно.

Вычисление показательных функций обоих вариантах выполнения данноо функционального преобразователя существляется по алгоритму из- ра3остных рекуррентных соотношений х. =х+(,. х.2 х

3+ .(1 1 n где 3 =О, и+1 — номер итерации (причем в начальной итерации выполняется вычитание х-сЦ; n — число разрядов аргумента Х, коэффициент

z п+1.

1/Kn = 1/n:. (1+2-) ) для n = 12, J=o

1/Кп = 0, 097368, d — константы равйы: для начальной .итерации

f1+ 1 с(=ф2 Ьк 1(1+2 )), для нулевой и

«(=о далее с .=1!2 Ьх,(1-2 )), q,. ф и у1 операторы итерационного процесса.

В первом варианте функционального преобразователя соотношение Х вычисляется в сумматоре-вычитателе 1, Коммутаторы 57 и 58 (фиг.б) мо- с гут быть выполнены на двух элемен- д тах И 68-69 для последовательного принципа вычисления или на блоках с элементов И -68-69 для параллельного - г принципа, на которые подсоединены 5 т первый и.второй входы 70-71 и перр вый и второй .управляющие входы 72-73, н а выходы элементов И 68-69 являются д выходом 74.

Коммутатор 59 может быть выпол- 10 ш вен (фиг. 7) на двух элементах и 75- и

76 для-.последовательного принципа вы- т олнения или. на блоках элементов и л

75-76 для параллельного принципа, р иа входи котоРых подсоединен, вход 77,.(5 и на управляющие входы подсоединены . и входы 78-79, а выходы элементов . и

И 75-76 являются выходами. 80-81 ком-. э .мутатора 59.

Блок 60 сравнения (фиг.5) предназначев.для сравнения кода, содер20 жащегося s регистре 52 с кодом нуля. 1 (в

В блОке .61 управления (фиг.8) н

° первоначально триггер 89 устанав- с ливается. в единичное состояние 1 (с,у+1) при помощи стартового им- в пульса. Первый выход дешифратора 84 . и для импульса начала итерации соеди- K нен с входами элементов ИЛИ 101, 103 .л и элементов И 93 и 94. Третий выход для импульса конца начальной ите- в рации соединен а входами элемента r

ИЛИ 102 и триггера 86, второй выход о для-импульса конца итерации соединен н с другим входом элемента ИЛИ 102 и 35 входом триггера 85. Вход 106 для стартового импульса соединен с элементом 105 задержки элементами ИЛИ

101 и 103 и триггером, 86. Первый вход 1.0? для сигнала z > О соединен 40 через элемент И 98 с триггером 89, на другой вход которого через элемент И 97 подсоединен второй вход 108 для сигнала z.i6..Первый выход 109 для импульсов продвижения информа- 45 ции в регистре 52 и блоке. 56 памяти является выходом Элемента И 90. Второй выход 110 для импульсов продвижения информации в регистре 53 является выходом элемента И 99. Третий вйход 111 для импульсов продвижения информации в регистре 54 является выходом элемента И 100. Четвертый выход 112 для импульсов сдвига и продвижения информации в блоке 55 сдвига является выходом элемента

ИЛИ 104. Пятый выход .113 для сигналов управления коммутаторами 57 и 59

;;вляется выходом триггера 87. Шестой выход 114 для.сигналов управления коммутаторами 57 и 59 является вы- -60 ходом триггера 88. Седьмой и вось.мой выхоДы 115 и 116 для сигналов. управления. коммутатора 58 являются выходаМи элементОв И 95 и 96 соответственно. Девятый выход 117 для

7О=Х-N- Z- =Z.-g. (, - Z --о

)+1 j j+1 ) и

1015375 регйстре 4 и блоке 9 памяти (во втором варианте в сумматоре-вычитателе 50, регистре 52 и блоке 56 памяти). Соотношение Х в первом варианте вычисляется в сумматоре 2, регистрах 5-6 (во втором варианте в сумматоре 51, регистре 53 и блоке 55 сдвига). Соотношение Y в первом варианте вычисляется в сумматоре 3, регистрах 7-8 (во втором варианте в сумматоре 51, регистре 54 10 и сдвигателе 55). Анализ значения

2. 0 выполняется в первом варианте в блоке 10 анализа (во втором ваУ рианте в блоке 60 сравнения) .

Значение показательной функции 15 х положительного аргумента,,т.е. A после окончания. процесса вычисления находится в регистре 5 (регистре 53 для второго варианта), значение по.казательной функции отрицательного аргуМента, т.е. A " находится в регистре 7 (регистре 54 для второго .ва.рианта). Основание A показательной

: функции определяется логарифмами кон.стант. о(. 25

Вычисление укаэанных функций в первом варианте функционального преобразователя вьнтолняется следующим образом.

Первоначально в регистр 4 вводится значение аргумента Х, в регистр 5 вводится значение Хц= 1, в регистр 7 вводится значение коэффициента 1/К„=

0,2097368 (ввод двух последних значений может производиться структурным путем при помощи соответствукщей коммутации шины управляющего входа на каждом разряде регистра 5 или 7 и подачи на эту шину установочного импульса, например стартового импульса) . Значение Х и Yz (и аоот- 40 ветственно Х- и в конце каждой итерации) переносится из регистров 5 и 7 соответственно в регистры 6 и 8.

Затем подается стартовый импульс на вход 17 и с выхода блока .13 управ-45 ления выдается последовательность. тактовых импульсов для выполнения начальной итерации, в которой производится вычитание из аргумента Х начальной константы (например константы ol = 0,7809512 для экспоненциальной функции) иэ блока 9 памяти. После прохождения n +m тактовых импульсов, где rn — число дополнительных защитных разрядов регистров, в регистре 4 содержится значение Z а с третьего выхода дешифратора 34 блока 13 управления выдается импульс конца начальной итерации, который, поступая на второй вход блока 10 айалиэа, разрешает произвести сравнение по- 60. лученного значения Zp с нулем и получить значения операторов (,, для следующей (первой) итерации. В наследней с выходов блока 13 управления выдается последовательность тактовых импульсов продвижения содержаний регистров 4-8 на соответствующие входы сумматора-вычитателя

1 и сумматора 2-3. С первого и второхо выходов блока 10 анализа подаются на элементы И 11-12 сигналы, соответствующие значениям оператора q и его инверсии, т.е. в одной итерации открыт только один иэ этих элементов. Значения q,« разрешающие открытие элементов И 11-12, подаются только на время продвижения информации и отсутствуют во время сдвига.

Значение з . определяют при )=+1 вычитание в сумматоре-вычитателе 1, и сложение при у = -l. В начальной и первой итерации сдвиг значени ) Х( и (не производится. Во второй итерацйи производится. сдвиг на один разряд (т.е. подается один импульс сдвига) . В третьей итерации производится.сдвиг на два разряда (т.е. подаются два импульса сдвига) и.т. д.

Значения Z -, Х и . У .в любой 3 -й

j итерации поступают йа входы сумматора-вычитателя 1 и сумматоров 2-3„ на на другие входы которых подаются со- ответственно очередная константа с(из блока 9 памяти и значение иэ регистра 6 или 8 (в зависимости от значения q ),Эти значения суммируются или вычитаются в сумматоре-вычитателе 1 или в сумматоре 2 или З.Результаты операции с выходов сумматоравычитателя 1 или сумматоров 2-3 записываются младшими разрядами вперед в освобождающиеся при сдвиге старшие разряды регистров 4,5 и 7 и продвигаются к их началу (в сторону младших разрядов). После выполнения я + тактов в регистрах 4, 5 и 7 содержатся результаты -й итерации, а в регистрах 6 и 8 содержатся нулевые значения. С второго выхода дешнфратора 34 блока 13 управления выдается импульс конца итерации, который переводит триггер 35 блока 13 управления в нулевое состояние и на выходе элемента И 38 появляется импульс (импульсы) сдвига, которые сдвигают записанные в,регистре 6 и 8 очередные значения Х ° и (. . go.последнему импульсу сдвига вырабатывается на первом выходе дешифратора 34 импульс начала итерации, который переводит триггер 35 в единичное состояние и вышеописанный процесс повторяется. После выполнения п-1 итераций (не считая начальной) на четвертом выходе дешифратора 34 появляется импульс конца вычисления, генератор 32 тактовых импульсов останавливается и процесс вычисления закончен.

В регистре 4 находится нулевое значение, в регистре 5 находится значение показательной функции с положительным аргументом, в регистре

1015375

50 т I

Е(„ .. )

»

1/2 Р и (.1+2 . ) х

YJ+1

0 0 7809512

-0,0790488

0,3465763

-0,2675248

То же

7 находится значение показательной функции с отрицательным аргументом.

Вычисление. указанных функций во втором варианте функционального

- преобразователя осуществляется сле-. дующим образом. 5

Первоначально в регистр 52 заносится значение аргумента Х, в регистр 53 - значение единицы, а в регистр 54. — значение 1/К, подается стартовый. импульс и с выхода блока 61 10. управления выдается последователь.— ность тактовых импульсов для выполнения начальной -итерации, в которой производится вычитание начальной константы о(.= 0,7809512 из аргумента Х.)5

После выполнения тактов в регистре 52 записано значение 2ц, по которому в блоке 61 управления определяются операторы q, и З. для следующей

:(первой) итераций. При 2 ) О,q,+„-у „-1

:и значение Х с выхода регистра 53 через коммутаторы 57-58 (на которые подаются сигналы разрешения с выходов блока 61 управления) записы, ваются в сумматор 51 и блок 55 сдвига.

1 % .. С выходов блока 61 управления .выдается последовательность тактовых импульсов, в сумматоре-,вычитателе 50 .производится вычитание. очередной константы с(, ) из блока 56 памяти иэ предыдущего значения 2 содержания, регистра 52, а в сумматоре 51. производится сложение содержания Х из регистра 53. и содержания X .-2 иэ блока 55 35

9 сдвига (в первой итерации сдвиг не производится, т.е. Х0 2О). Результаты операции.с выхода сумматора-вы.читателя 50 записываютсв младшими разрядами вперед в освобождающиеся — 40 прн сдвиге старшие. разряды регистра

52 н продвигаются к его началу (в сторону младших разрядов}. Результаты оаерации с выхода сумматора 51 через коьаюутатор .59 (на который подается разрешающий сигнал с. выхода блока 61 управления).записываются. мщдшими разрядами вперед в ocsoбсждакщиеся при сдвиге старшие разряди регистра 53 и продвигаются к его началу (в сторону младших разрядов) .. В конце итерации в регистре 52 находится новое значение

2 .+1, в регистре 53 - новое значейве Ху+, в регистрЕ 54 — старое

55 Ф значение +„= >, .а в блоке 55 сдвига находится нулевое значение.

Затем по импульсу конца итерации определяются новые значения операторов с и 7.,, Например, прн

g <0 g+„- —.1 и q ° +., — О, при этом содержание Y регйстра 54 через коммутаторы .57-58 (на которые подаются сигналы разрешения с выходов блока 61 управления }записываются в сумматор 51 и блок 55 сдвига. С выхо да блока 61 управления на управлякщий вход блока 55 сдвига выдается последовательность тактовых импуль" сов сдвига (в начальной и первой итерациях импульсы сдвига не выдаются, во второй итерации выдается один импульс сдвига, в третьей итерации выдается два импульса сдвига и т.д.). Вышеописанный процесс повторяется, за исключением; когда результаты операции с выхода сумматора 51 записываются младшими разрядами вперед через коммутатор 59;. (на который подается .сигнал разрешения с выхода блока 61 управления) в освобождающиеся при сдвиге Старшие разряды регистра 54 и продвигаются к его началу. В этом случае значение Х = Х ° в регистре 53 ос)+1 3 тается беэ изменения., а в магистрах

52 и 54 содержатся новые значения

1+ 1 5+1

После выполнения (и+1) итераций (не считая начальной) в регистре 52 находится нулевое значение, в ре» гистре 53 находится значение показательной функции положительного аргумента, а в регистре 54 находит" ся значение показательной функции отрицательного аргумента. Процесс вычисления закончен и блок 61 управ- . ления прекращает выдачу тактовых импульсов.

Работа двух вариантов данного функционального преобразователя проверена путем моделирования на ЦВИ общего назначения. Аргумент Х изменяется на одну единицу младшего двенадцатого двоичного разряда в пределах О Х<1,6. ,В таблице приведен один.иэ примеров вычисления показательных, функ ций прн основании е (т.е. экспоненциальных функций) для значения.аргумента Х = 0,86.

1 0,2097368

1015375

18

Продолжение таблицы

0,202732

0 1115712

8,8-88912

0,3146052

0,3932565

0 3 932565

0,4178350

2,25

2,25

0,8303112

8,9153856

0 007752

et 0038964

-0,0010488 . «1

0,4210994

2р 356567

2,356567

0,4227443

О, 0009000 -1 0, 0000744 . 1

6, 6619488

0,0009744

0,.0044872.10

0,0004128 -}..О

0,0001696

0,0000488

-0,0000112

0,6002432

О,0001 208

0,0060600

1 3

14 х. очно

О:

-0,0000112

"О,0647928 -1

0,0467784 -1

-0,0121128 . 1

0,0181984 1 0,0028128

-.0,0049392 . 1

Моделирование подтвердило рабо- 45

: тоспособность, высокое быстродейст,;вне с заданной точностью вычисления двух. функций. Иэ приведенного в таблице примера видно, что погрешность

-вычисления значительно меньше единицы

:двенадцатого младшего двоичного разряда

Погрешность вычисления показатель,ных функций (иапример, ех и е-õ) даиием. Функцйоналъном преобразователе определяется длиной разрядной сет-55 .ки аргумента и при выполнении и+1 .итераций и при использовании е=)@и "f дополнителъиых защитных разрядов

2 для комйеисации погрешности усечения чисел при их сдвиге, всегда -60 меньше едкиици последнего младшего разряда и, что подтверждается результатами моделирования.

Максимальное время вычисления одновременно двух укаэанных функций в 65

2,320312. 0,4178350.2>356567 . 0 4 78350

2,361169 0,4227443

2,3.6 1169 0,4231571

2,362322 0,4231571 б

2,362899 0,4231571:

2э 363187 0,4231571

2,363160 0,4231620

О,оооо27 -о,ооооо49 обоих вариантах. данного функционального преобразователя для параллельного принципа работы (при применении параллельных сумматоров и матричных сдвигателей) равно в двоичных тактах

2 (n+1) а для .последовательного.. принципа работы (при применении одноразрядных сумматоров .и регистров сдвига) равно в двоичных тактах

Т*.лФ2 (в+т.+ (n2)), .(о+1}

По быстродействию оба варианта

Функционального преобразователя одинаковы, таК как благодаря особенности предложенного алгоритма вычисления s каждой итерации для Х и Yg выполняется только один .сдвиг и одно сложение, а для другого операнда. пропускаются. Реализованный в данном функциональном преобразователе ал19

1О1 горитм вычисления обеспечивает сходимость итерационного процесса {т.е. обеспечения заданной точности вычисления для всего диапазона изменения аргумента) за и-1 итераций, а не 2(n-1) итерации, .как в других известных итерационных устройствах, т.е. позволяет повысить быстродействие.

Данный функциональный преобразователь позволяет вычислять показательные функции для любого основания,которое определяется набором констант (значения логарифмов по данному основанию) и начальными условиями (д.).

Эффективность изобретения заключается в расширении функциональных возможностей, устройства, так как позволяет за то же самое время

5375 2О

J (и даже меньше) при сравнимых аппа ратурных затратах одновременно вы-: числить две показательные функции с отрицательным и положительным аргументом.

Второй вариант функционального преобразователя по сравнению с его первым вариантом обеспечивает сокращение аппаратурных затрат (поскольку он проще на один сумматор.

10 и регистр сдвига).

Первый вариант функционального преобразователя по сравнению с его вторым вариантом в случае .экстремальных условий эксплуатации обла- 5 дает большей надежностью, поскольку содержит меньшее количестВо элементов И.Поэтому его использование целесообразно для бортовой аппаратуры.

1015375

l03. 5375

puz 5 фиг. b

М

ГИ

ЯЯИ фЮ

Ю(Ю . 19

ОР

М

Составитель В.Зейцель .РеДактор A.Âäàñåíêî Техред С.Мигунбва ЕорректоР И.Шукла е» вавмееваеееюеаее мают и фф

Заказ 321б/45 ..Тираж 706 .Подлисное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий . 113035,: Москва, Ж-35, Раушская. наб., д. 4/5

Филиал ППП Патент, г. ужгород, ул. Проектная, 4