Устройство для вычисления сумм произведений

 

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ СУММ ПРОИЗВЕДЕНИЙ, содержащее регистры первого множимого и первого множителя, информационные входы кото рьк соединены с шинами соотве-рственно первого множимого и первого множителя устройства, а управляющие входы подключены к вьосодам регистра записи , сумматор в избыточной двоичной системе счисления, выходы которого яв ляются выходами устройства, первый блок элементов И, первые входы элемзнтов И которого соединены с соответствунишми вькоаами регистра первого множителя , и регистр результата о т л и - ч а ю ш ее с я тем, что, с целью упрощения и расширения его функдионапьньрс возможностей, заключающегося в получении суммы двух провзведений, оно содержит первый, второй, третий и 4eiv вертый комбинационнью суммато|хы, регистры второго множимого и второго множителя , второй I третий и четверггый блоки элементе И первый и второй преобразователи прямого кода в аопош{ительнь1Й, первый и второй регистры зацегмаси, причем первый и второй входы первого регистра задержки соединены с входами соответственно первого и второго множителей устройства, первые входы элементов И второго и третьего блоков соединены с соответствующими выходами регистров соответственно первого и второго множимьк, а первый и второй выходы первого регистра задержки подключены к вторым входам элементов И соответственно второго и третьего блоков элементов И, вторые входы элементов И первого блока элементов И соединены с юродом пе{ вого множимого устройства, вход второго множимого которого подключен к информацисжному входу регистра второго множимого , первые входы элементов И чет. вертого блока элементов И соединены с (Л выходами регистра второго множителя, вход второго множимого устройства подключен к вторым входам четвертого блока элементов И, информационный вход регистра второго множителя подключен к входу второго множителя устройства, а управляющие входы соединены с управляющими входами регистра второго множиК9 мого и подключены к выходам регистра О 00 записи, выходы элементов И первого и третьего блоков элементов И соединены с соответствующими входами первсй груп00 пы младших разрядов соответственно первого и второго комбинационных сумматоров , входь вторых групп разрядов которых с второго по (k+l)- (k-разрядность операндов) подключены к соответствующим выходам элементов И соотве ственно второго и четвертого блоков элементов И, а выходы первого и второго комбинационных сумматоров подключены к информационным входам соответственно первого и второго преобразователей пря

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ РЕСПУБЛИК (я) 06 F 7/49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

М АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3397661/18-24 (22) 17.02.82 (46) 30.05.83. Бюл. Ию 20 (72) В, А. Телековеп и Ю. H. Прасолов (71) Таганрогский рациотехнический ин ститут им. В. Д. Калмыкова . (53) 681.325(088.8) (56) l. Авторское свидетельство СССР

М 805304, кл. Q 06 F 7/52, 1980.

2, Авторское свидетельство СССР по заявке hb 1672061/18-:24, кл. (,, 06 F 7/49, 1980 (прототип). (54) (57) УСТРОЙСТВО ОЛЯ ВЫЧИС

ЛЕНИЯ СУММ ПРОИЗВЕПБНИЙ, соцер» жащее регистры первого множимого и первого множителя; информационные вхо цьт.которых соединены с шинами соответ,ственно первого множимого и первого множителя устройства, а управляющие вхоцы DoQKGlo÷åíû K выходам регистра за циси, сумматор в избыточной цвоичной системе счисления, выхоцы которого яв ляются выходами устройства, первый блок элементов И, первые вхоцы элементов И которого соединены с соответству ющими выхоцами регистра первого мно жителя, и регистр результата о т л и ч а.ю щ е в с я твм, что, с целью упрощения и расширения его функциональ ных возможностей, заключающегося в получении суммы двух произвецений, оно соцеркит первый, второй, третий и -iew, ввртый комбинационные сумматоры, регистры второго множимого и второго мно жителя, второй, третий и четвертый блоки элементов И; первый и второй преобразо ватели прямого кода в дополнительный, . первый и второй регистры задвркки, при чем первый и второй входы первого ре

„„SU„„1020818 A гистра эадеркки соепинены с входами со.ответственно первого и.второго множите лей устройства, первые входы элементов И. второго и третьего блоков соецинены с соответствующими выхоцами регистров соответственно первого и второго множи мьтх, а первый и второй выкоцы первого регистра зацеркки поцключены к вторым входам элементов И соответственно второго и третьего блоков элементов И, вторые входы элементов И первого блока элементов И соединены с вхоцом первого множимого устройства, вход второго множимого котороьо подключен к информационному вход JJ рэ гистра Второго мно жимого, первые входы элементов И чет вертого блока элементов И соединены с выходами регистра второго множителя, вход второго множимого устройства поцключен к вторым вхоцам четвертого бло ка. элементов И, информационный ахоп ре гистра второго множителя поцключен к входу второго множителя устройства, а управляющие вхоцы соединены с управля ,ющими входами регистра второго множимого и подключены к выходам регистра записи, выходы элементов И первого и третьего блоков элементов И соединены с соответствующими вхоцами первой груп пы k младших раэряцов соответственно первого и второго комбинационных сумматоров, входы вторых групп разрядов которых с второго по (+1)-й (k-разрядность операндов) подключены к соответствующим выходам элементов И соответс твенно второго и четвертого блоков элементов И, а выхопы первого и второго комбинационных сумматоров подключены K информационным входам соответственно первого и второго преобразователей цря 1020818 мого коца в дополнительный, управляющие. вхоцы которых соединены с вхоцами знаков соответственно первых и вторых множнмых и множителей устройства, вы» хоцы первого и второго преобразователей прямого кода в цополнительный поцключены соответственно к первой и второй группам входов третьего комбинационного сумма тора, выхоцы (k+3) млацших разряцов которого подключены к соответствующим вхоцам первой группы входов (k+3) млац ших разрядов четвертого комбинационного сумматора, вхоцы первой группы вхоцов (k+4)-го и (2+5)-го разряцов котсрого соецинены с выхоцом старшего (4+4)-го раэряца третьего комбинационного сумматора, вторые вхоцы раэ» ряцов четвертого комбинационного сумма тора с второго по (+3)«й поцключены к выхоцам (+2) младших раэряцов регион

Изобретение относится к цифровой вы числительной технике и может бьггь использовано при построении специализированных вычислительных систем.

Известно устройство цля вычисления сумм произвецений, содержащее цва сумматора, регистры разности и суммы, блок коммутаторов, регистры хранения частич ного результата и многовхоцовой сумматор (1)

Это устройство работает в избьггочной двоичной системе счисления и требует преобразования множимых в избыточный цвончный коц, а множителей в коц, содержащий только 1 или. 1, что является недостатком устройства.

Наиболее близким к предлагаемому является устройство цля умножения, со4 цержащее регистр множимого и регистр множителя, вхоцы которых являются вхоцами множимого и множителя устройства, а выхоцы поцключены к первым и вторым вхоцам блока элементов И, выхоцы которого соецинены с информационными вхоцами коммутатора, управляющие входы которого поцключены K выхоцу блока анализа знака, вхоцы которого являются вхоцами множимого и множителя устройства, выхоцы коммутатора соецинены с первой группой входов многовхоцо» ЗО . вого сумматора в избыточной двоичной системе счисления, вторая группа вхоцов ра результата, вхоцы которого поцключены соответственно к выходам (k+3) млац» ших разряцов и (3+5)-го раэряца четвер того комбинационного сумматора, выхо» цы (k+4)-ro и (k+5)-го раэряцов которо1 го поцключены соответственно к первому и второму вхоцам второго регистра эацержки, выхоцы которого соединены с вхоцами сумматора в избыточной двоичной системе счисления, а третий и чет»вертый вхоцы подключены к выходам (1(+3)го и ((+4) го старших раз» рядов регистра результата,выхоц О(+4)-го

peopaga которого соецинен также с вторыми вхоцами (К+4)-го и (k+5)-го разрядов четвертого комбинационного сумматора, выходы сумматора в избыточной двоичной . системе счисления являются выходами результата устройства.

2 и выхоцы которого соецинены соответственно с выхоцами и входами первого и второго регистров результата, и регистр записи, выхоцы которого поцключены K управляющим вхоцам регистра множителя (2) .

Недостатком устройства является сложность алгоритма умножения, что требует больших аппаратурных затрат, и получение только произведения двух чисел.

Цель изобретения - упрощение устройства и расширение функциональных возможностей, заключающееся в получении суммы двух проиэвецений.

Для достижения поставленной цели устройство цля вычисления сумм произведений, соцержашее регистры первого множимого и первого множителя, информацион ные вхоцы которых соецинены с шинами соответственно первого множимого и первого множителя устройства, а управляющие входы поцключены к выхоцам регистра записи, сумматор в избыточной цвоичной системе счисления, выходы которого являются выхоцами устройства, первый блок элементов И, первые вхоцы элементов И которого соединены с соответствующими выходами Гегистра первого множителя и регисгр результата, содержит первый и второй (k+1-разрядные) комбинационные сумматоры, третий (k+4-раэряцный) комбинационный сумматор, четвертый (k+

18 4 четвертого комбинационного сумматора, 3 10208

5-разрядный) комбинационный сумматор, регистры второго множимого и второго множителя, второй, третий и четвертый блоки элементов И, первый и второй преобразователи прямого кода в дополнительный, первый и второй регистры задерики, причем первый и второй вхоцы нерэого регистра задержки соецинены с входами соответственно первого и второго множителей устройства, первые вхоцы: 10 элементов И второго и третьего блоков совцинвны с соответствующими выхоцами, регистров соответственно нврвого и вто- рого множимьи, а первый и второй выходы первого регистра зацержки подключены 15 к вторым входам элементов И соответ» ственно второго и третьего блоков элемен

- тов И, вторыв sxonbI элементов И первого блока элементов И соецинены с входом первого множимого устройства, вход вто 20 рого множимого которого. подключен к ин» формационному входу регистра второго множимого, первые входы элементов И четвертого блока элементов соединены с. выхоцами регистра второго множителя, 25 вход второго множимого устройства подключен к вторым входам элементов И четвертого блока, информационный вхоц регистра второго множителя подключен ,к входу второго множителя устройства, З0 а .управляющие входы соецинены с управляющими вхоцами регистра второго, множимого и поцключены к выходам ре-. . гистра записи, выходы элементов И первого и третьего блоков элементов И соецинены с соответствующими входами пер35 вой группы k млацших разрядов cooTseT ственно первого и второго комбинационных сумматоров, входы вторых групп разрядов которых с второго по (k+1) и

ОС-разрядность операнцов) поцключены к соответствующим выходам элемен тов И соответственно второго .и четвертого блоков элементов И, а выходы первого и второго комбинационных .сумматоров поцключены к информационным входам соответственно первого и вто» рого преобразователей прямого кода в . дополнительный, управляющие входы кот.рых соецинены с входами знаков соответ» ственно первых и вторых множимых и множителей устройства, выхоцы первого и второго преобразователей прямого коца в дополнительный поцключены соответственно к первой и второй группам вхоцов тре-тьего комбинационного сумматора, .выхоцы 55 младших (4+3) разрядов которого поцкщэ чены к соответствующим вхоцам первой группы входов младших (k+3) разрядов, входы первой группы входов (к+4)-го и (+5)»го разрядов которого соединены с выходом старшего (К+4)-го разряда третьего комбинационного сумматора, вторыв входы раэряцов четвертого комбинационного сумматора с второго по (4+3)M поцключены к выхоцам (k+2) младших разрядов регистра результата, входы кото рых подключены соответственно к выхоцам (k+3) младших разрядов и (с+5)-го разряда четее ртого комбинационного сумматора, вьпсоцы (k+4)-го и (k+5}-го разрядов которого подключены соответ» ственно к первому и второму вхоцам вто рого регистра задержки, выхоцы которо го соединены с входами сумматора в из быточной двоичной системе исчисления, а третий и четвертый вхоцы поцключены к выходам 0(+3)-го и . k+4)-го старших разрядов регистра результата, выхоц (k+

4)-го разряда которого соецинен также о вторыми вхоцами (k+4}-го и (k+5)-го разрядов четвертого комбинационного сум» матора, выхоцы сумматора в избыточной двоичной системе счисления являются вьмо дами результата устройства.

На фиг. 1 привецена структурная схе ма устройства; на фиг. 2 — пример выполнения преобразователя прямого кода в дополнительный.

Управляющие sxoabI регистров перво

Fo множителя 1, первого множимого 2, второго множимого 3 и второго множи» теля 4 объецинены и подключены к вы ходам регистра 5 записи, а их разряцныа выходы соецинены с первыми входами со ответственно первого, второго, третьего. и четвертого блоков элементов И 6 - 9, . вторые-вхоцы второгс и третьего блоков элементов И 7 и 8 поцключены соотвеч стеенно к переому и второму выходам первого регистра 10 задержки, вход l l первого множимого устройства поцключен к вто рым вхоцам элементов И первого блока элементов И 6 и к информационному . вхоцу регистра первого множимого 2, вхоц 12 первого множителя устройства соединен с информационным вхоцом регистра первого множителя 1 и с первым входом первого регистра 10 зацержки, второй вхоц которого соединен с информа

° ционным входом регистра второго множи теля 4 и с вхоцом 13 второго множителя устройства, вхоц 14 второго множимого которого поцключен к информационному входу. регистра второго множимого 3 и к вторым вхоцам элементов И четвер»

1020818 того блока элементов И 9, выходы эле ментов И первого и третьего блоков эле ментов И 6 и 8 соецинены с первыми входами k. млацших разряцов соответственно первого и второго комбинационных сумматоров 15 и 16, вторйе входы разрядов которых с второго по (+1)»й подключены к выходам элементов И соответ»ственно второго и четвертого блоков эле ментов И 7 и 9, а пх разрядные выхоцы соецинены с информационными axoqaMH соответственно первого и второго преоб разователей 17 и 18 прямого кода в цополнительный. Управляющие вхоцы первого преобразователя 17 кода поцключены к вхоцам 19 и 20 знаков первого множимого и первого множителя устройства, а управляющие входы второго преобразо» вателя 18 кода подключены к вхоцам 21 и 22 знаков второго множимого и STopo»

ro множителя устройства. Выхоцы преобразователей 17 и 18 кода соединены соответственно с первыми и вторыми разрядными вхопами третьего комбинационного сумматора 23, вьиоцы)(+3 младших разрядов которого подключены к первым вхопам +3 младших разрядов четвертого комбинационного сумматора 24, первые вхопы (+4)-го и (к+5)-го разряцов ко- . торого соединены с выхоцом старшего (k+4)-го разряда третьего комбинационного сумматора 23. Вторые входы разрядов четвертого комбинацион ного сумматора 24 с второго по (к+3)-й поцключены z вьиоцам С+2 млацших раэ- 35 .рщов регистра 25 результата, вьиоц (k+

4)-го разряда которого соединен с вторыми входами ((+4)-го и (<+5)-го разрядов четвертого комбинационного сумматора 24 и с вторым входом второго ре» 40 гистра 26 задержки, первый вход которого соединен с выходом. (+3} го разряда регистра 25 результата, входы k +3 младших разряцов которого соединены .с выхоцами к +3 младшими разрядов чет- 45 вертого комбинационного сумматора 24, выход (+4)-го разряца которого сое» динен с третьим входом второго perse ра 26 задержки, четвертый вход которого

-пощцпочен к входу (+4}-го раэраца ре- 50 гнстра 25 peegnb ra ra . H z Bblxonf ((+5 )»ro разряда четвертого комбинационного сумматора 24, Первый и третий выхоцы второго регистра 26 эацеркки соединены со. ответственно с первым и вторым попо» 55 жительными входами сумматора 27 в избыточной двоичной системе счисления;, выходы которого являются выходами 28 и 29 результата устройства, а первый и второй отрицательные входы поцключены соответственно к второму и четвертому выхоцам второго регистра 26 эацержки, Преобразователй 17 и 18 прямого кода в дополнительный содеркат по (k+3) эле ментов HCKJIIO×AÞØÅÅ ИЛИ. Вхоцы пер- . вого элемента ИСКЛЮЧАЮШЕЕ ИЛИ 30 (.выход которого соединен с первым вы ходом 31 преобразователя) соединены с управляющими входами 19 и 20 преобразо» ватепя, первый выхоц которого подключен к выходу первого элемента ИСКЛЮЧАЮ

ШЕЕ ИЛИ 30 и к первым вхоцам остальных (k+23 элементов ИСКЛЮЧАЮШЕЕ

ИЛИ 32, вторые входы которьи являются информационными входами 33 преобраэо вателя, выходы 34 которого с второго по (k+3)-й подключены к выхоцам эле» ментов ИСКЛЮЧАЮШЕЕ ИЛИ 32.

Выходы 34 первого и второго преобразователей коца 17 и 18 поцключены соответственно к первым и вторым вхоцам k +2 млацших раэряцов третьего ком бинационного сумматора 23, первые вхоцы (+3)-го и (k+4)-го разрядов которого соединены с его входом переноса разряца и поцключены к первому выхоцу пер вого преобразователя копа 17, а первый выход 31 второго преобразователя 18 ко» ца подключен к вторым входам (+3)-го и (+4)-го разряцов третьего комбинационного сумматора 23 и к второму вхоцу первого разряда четвертого комбинационного сумматора 24 (не показан), Устройство работает слецующим образом.

В начале каждого цикла вычислений регистры 2 и 3 множимых, регистры 1 и 4 множителей, регистр 25 результата, второй регистр 26 задержки сбрасыва ются в нулевое состояние (цепь сброса на чертеже не показана}. Одновременно в первый (млацший) разряд регистра 5 записи записывается единица. В результате в начале первого такта работы.устройст» ва на управляющие входы k го старшего разряда регистров 2 и 3 множимьи и регистров 1 и 4 множителей поступает сигнал разрешения записи. Значения старmего ll го разряца множимых и множителей, поступающих послецовательным позиционным кодом на входы 11 - 14 устройства, на первом такте запишутся в)с-е старшие разряды регистров 1 - 4 и, кроме того, значения и ro раэряца множителей запишутся в регистр 10 задержки. Ециница из первого раэряца ре7 1020818 8 . гистра записи 5 перепишется so второй оиного сумматора 24. Таким образом, его разряд. Во втором такте работы прн отрицательном значении пронзведейиа .жачения следующего (д-1)-го разряда преобразователь кода преобразует прямой множимых и множителей запишутся код приращения произведения s дополни в (k-1 )-е раэряцы регистров 1 - 4 и т.g5 тельный коц.

Регистр 5 записи преобразует послецова . На выхопах комбинационного суммато» тельный код множимых и множителей в ра 22 получаем значение суммы прираще параллельный кОд. . ния двух произведений, выраженное (1+4)

Процесс получения произведения двух разрядным (вклкчая и знаковый разряд) чисел А и B осуществляется по слецую >o дополнительным кодом. щей Формуле .. Полученное в q -Ом такте работы уст» ройства значение суммы приращений про . A„S;--А „Ь„. „+2 (A<<5<<<8; Aq)= .:изведений а5;, поступающее на первые входы раз ряцов четвертного комбннацион рД 8„„ (А М 15 ного сумматора 24, суммируется с зна4

:где A, - текущее значение множимого; гнием 0<+2) младших з льтата 2 п енного п . --текущее значение множителя, А, - приращение (значение -го раз ря й) ю имог .

5 б „задержанное На Один такт эна20 с ВыхОЙОВ (+2 младших чение при щения множителя. гистра результата па вторые входы

3 1. 8" " р эр "В комбинационного сум атор 24 аем на выходах элементов и второго - с втоР по (3)-й. Значение анака блока 7, а значение. произведения В и сУммы пРиРвшений .пРоиэведений подаетсЯ .25 с Выкоца ста шего + -ГО з а ни Выходах элементов .И первого блока 6; к oHaQ ноосу мао 23 на первые входы (4+4}-Го и (k+5)-го

„1в прямом разрядов четвертого комбинационного сум мато 24 на. вто ые вхоцы кото го об азователь кода 17 Первый элемент ИС- м оРа, на. в оРые вхоцы котс РОГО

ЛЯЧАЮ ШЕЕ HJIH 30IIp Мраео 17 и пае эна ение эн а е о выдает значение знака произведении АВ„ зультата 7 с выхоца ста его

Выхода регистра 2 5 рээультата. сов ацают, m на в оце лемента HC- Значения (4}-го и 0(. 5) го (знако

ЛЮЧАЮШЕЕ НЛН 30 получаем нулевой .. ВОГ ) раэряцОВ пол)ченнОГО текушеГО р и иал, a Ha a noasr 34 прЕобраз- 35 те, я через элементы ИСКЛЮЩ,ц:>ШЕЕ вхоцы втоРого РегистРа 26 эацеРжки, а

ИЛИ 32 йоцаея.п мой код приращения значения остальных разряцов и значение

Если значения знаков мйожимого А и множителя В не совпадают zo Ha выходе 40 и четвеРты вхоцы РегистРа 26 задеРж

eaeMemoa ИСКЛЮЧАЮКЕЕ ИЛИ 30 по ние 0(+3)-4.о разряда н значение 0(+В)-ГО лучаем ециницу, à Hà выходе 34 преобра- (энакового) разрядов те суив ре ульзователя с выходов элементов ИСКЛЮЧА- . тата 2, „с выхоцов (k+3)-го и (k+4)«te

ЮШБЕ ИЛИ 32 подается инверсный код - разрядов регистра 25 результата. приращения произвецения д(А 5„), еци» ница с выхода 31 преобразователя 17 Регистр 26 задержки служит цля пе(эаак приращения произведения) поступает рехвата потока информации, проходящего на первые входы (к+3}--го и (4+4)-.го . с Входов устройства через блоки элемен» разрядов комбинационного сумматора 23; тов И, сумматоры и преобразователи; на вторые Входы которых подается зна- 59. т.е. цля увеличения быстроцействия усъ чение знака приращения второго проиэве ройства, так как уменыпается задержка

: дения с выхода 31 преобразователя 18 распространения информаыии. коца. Кроме того, eQHHHQa с выхоца 31 С первого и третьего Выхоцов регистр

- преобразователя 17 коца поцается на ра 26 зацержки на первый и второй повход переноса первого раэряца комбина 55 ложительные sxogbl сумматора в иабыточ ционного сумматора 23, а единица с вы ной .Двоичной системе счисления поцаются хоца 81 преобразователя 18 коца - на зацержанные на один такт значения @+3)ГО

: второй Вхоц первого разряца комбинади- разряда текущего результата Z; < и

9 1020 (k+4)-го разряда текущего результата Z, а на первый и второй отрицательные входы сумматора 27 подаются задержанные на адин такт значения знаков текущих результатов Е; < и Е;. Сумматор 27 5 осуществляет последовательное сложение двух чисел и в избыточной двоичной системе счисления и выдает результат на выходы 28 (положительный) и 29 (отрицательный) устройства, Число разрядов 10 входных регистров k выбирается из условия получания нужной точности и может быть равно rl/ l или и/2+1.

Таким образом, устройство производит последовательное вычисление суммы двух произведений за +3 такта, при этом аргументы поступают на входы устройства последовательным позиционным кодом, старшими разрядами вперед. Результат вычисления выдается с выходов устрой- 20 ства в процессе вычисления старшими разрядами вперед, что обеспечивает быс в- родействие устройства, сопоставимое о параллельными устройствами умножения, но требует значительно меньших аппара- 25 тури ых затрат.

По сравнению с базовым обьектом устройство имеет примерно на 20% меньшие аппаратурные затраты, так как отсутствуют блок коммутаторов и многовходовой сумматор, общее оборудование которых примерно равно общему оборудованию комбинационных сумматоров, блоков элементов И и преобразователей кода предлагаемого устройства, а регистрыы базового обьекта имеют большее чис ло разрядов (более 10k), чем регистры предлагаемого устройства (5 k).

По сравнению с прототипом устройство имеет также меньшие аппаратурные зач раты, так как для получения суммы произведений необходимо четыре 2k-разрядных регистра, два блока элементов И (по 2k

;элементов), два. многовходовых сумматои добавочный сумматор s избыточной двоичной системе счисления.

Таким образом, предлагаемое устройство имеет большее быстродействие, меньшие аппаратурные затраты и широкие функциональные возможности.

Составитель Н. Захаревич

Редактор С. Юско Техред М.Коштура Корректор А. Лэятко

Заказ 3898/41 Тираж 706 Псщписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

1130.35, Москва, Ж-35, Раушскаа наб., д. 4/5

Филиал ППП Патент", r. Ужгород, ул. Проектная, 4