Устройство для вычисления элементарных функций
СОЮЗ СОВЕТСНИХ . СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИН
3yp G 06 F 7/552
ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (1) 3302370/18-24 (22) 06.05.81 (46) 30.07.83. Бюл. 1 28 (72) А.Л.Рейхенберг и С.Н.Фурс . (53) 681.32 5(088.8) (56) 1. Авторское свидетельство СССР
N 51702 1„ кл.. G 06 F 7/552, 1973, 2. Авторское свидетельство СССР
М 732863, кл, G 06 F 7/552, 1978 (прототип) ° (54) (57) 1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ
ЭЛЕМЕНТАРНЫХ ФУНКЦИЙ, содержащее два сумматора, четыре регистра, два блока сдвйга, блок сравнения, блок управления и два коммутатора, причем выход первого регистра соединен с первым информационным входом первого коммутатора, выход которого соединен с первым входом первого сумматора, второй вход которого соединен с выходом первого блока сдвига, информационный вход которого соединен с выходом второго коммутатора, первый информационный вход которого соединен с выходом второго регистра, первый вход второго сумматора соединен с выходом второго блока сдвига, управляющие входы- первого и третьего регистров соединены с первым выходом блока управления, второй выход которого соединен с управляющими входами второго и четвер" того регистров; выход блока сравнения соединен с входом сигнала сравнения блока управления, третий выход которого соединен с управляющими входами блоков сдвига, четвертый выход блока ,управления соединен с первым управлдющим входом первого коммутатора, пятый выход блока управления соедиÄÄSUÄÄ 1032455 Д
ЕНИЯ
i нен с первым управляющим входом вто,рого коммутатора, о т л и ч а ющ е е с я тем, что, с целью расширения класса решаемых задач 3а счет возможности дополнительного вычислеI ния функций — 1 — ", Z У, U/EY в него введены с третьего по шестой коммутаторы, причем выход третьего регистра соединен с первыми информационными входами третьего и четвертого коммутаторов, вторые информационные входы которых соединены с выходом четвертого регистра, выход третьего коммутатора соединен с вторым входом второго сумматора, выход чет- Ж вертого-коммутатора соединен с инфор- у,у мационным входом второго блока сдвига МФ выходы первого и второго сумматоров ( соединены с информационными входами соответственно пятого и шестого коммутаторов, первые управляющие входы которых соединены с четвертым выходом @ ,блока управления и первым управляющим входом третьего коммутатора, второй уп равляющий вход которогосоединен сшес". д тым выходом блока управления ивторыми,@ управляющими входами первого, пятого © и шестого коммутаторов, первые выходы которых соет-: †;BHbl с информационными входами соответственно. первого и тре тьего регистров, информационные входы
° второго и четвертого регистров соединены с вторыми выходами соответственно пятого и шестого коммутаторов, выход первого регистра соединен с первым входом блока сравнения и вторым информационным входом второго коммутатора, выход второго регистра соеди нен с вторым входом блока сравнения1032455 и вторым информационным входом перво"
ro коммутатора, первый управляющий вход четвертого коммутатора соединен с пятым выходом блока управления, седьмой выход которо о соединен.с вто-" рыми управляющими входами второго и четвертого коммутаторов, установочные входы с первого по четвертый регистров соединены соответственно с первого по четвертый входами задания начальных условий устройства, вход запуска блока управления соединен с входом запуска устройства.
2. устройства по п.1, о т л и ч а" ю щ е е с я тем, что блок управления содержит генератор импульсов, счет." чик, дешифратор-шифратор, четыре триггера, девять элементов И„ три элемента ИЛИ и элемент задержки, вход которого соединен с входом запуска блока управления и первыми входами первого и второго элементов ИЛИ, выход элемента задержки соединен с входом запуска генератора импульсов, вход останова которого соединен с пер вым выходом дешифратара-шифратора и входом сброса счетчика, информацион- . ный вход которага соединен с выходом генератора импульсов и первыми входами первого и второго элементов И, выход счетчика соединен с входам дешифратора-шифратора, второй выход которого соединен с вторым входом второго
Изобретение относится к цифровой вычислительной технике и может быть применено для аппаратной реализации спераций вычисления функции.
Известна устройства для вычисления квадратного корня из част.:-inrun и произведения, содержащее накопительные сдвигающие регистры и рег ;и:;:р памяти, управляоцие входы которых соединены с соответствующими выходами блока у -:равлен:".я, одноразрядные ком-. бинационные сумматоры, управляющие входы которых соединены с выходами элемента анализа знака, вход которога соецинен с выходам знакового разэлемента ИЛИ, выход которого соединен с первыми входами с первого по третий триггеров и с третьего па пятый эле" ментов И, третий выход дешифраторашифратора соединен с первыми входами
;шестого и седьмого элементов И и вторыми входами первых элементов ИЛИ и триггера, выходы которых соединены соответственно с первым входом четвертого триггера и вторыми входами первого и второго элементов И, выход второго элемента И соединен с первыми входами третьего элемента ИЛИ, восьмого и девятого элементов И. вход сигнала сравнения блока управления соединен с вторым входом третьего элемента И, выход которого соединен с вторым входом четвертого триггера, выход которого подключен к вторым входам с четвертого по седьмой элементов И, выходы шестого и седьмого элементов И соединены с вторыми входами соответственно второго и третьего триггеров, выходы которых соединены с вторыми входами соответственно восьмого и девятого элементов И, выход первого элемента И соединен с вторым входом третьего элемента ИЛИ, выходы восьмого, девятого элементов И, третьего элемента
ИЛИ, второго триггера, четвертого элемента И, третьего триггера и пятого элемента И соединены соответственно с ïåрвого flo cBpьмой выходами блока .управления. ряда накопительного сдвигающего реги=тра лсевдоделитепя, элемент анализа сходимости, накопительные сдвигающие регистры и одноразрядный комбинационный сумматор, причем управляющий вход последнего соединен с выходом накопительного сдвигающего регистра второго аргумента, а основной вход этоrо сумматор-, - с выходом последнего разряда накопительного сдвигающего регистра второго псевдоумножителя, выход которого соединен с управляющим входом одноразрядного комбинационного сумматора псевдоделителя, третий вход э †о сумматора со1032455 единен с выходом накопительного сдви -гающего регистра второго аргумента, выходы всех разрядов накопительного сдвигающего регистра псевдоделителя соединены с входами элемента анализа 5 сходимости, выход которого соединен с входом сброса блока управления(1$, Недостатком данного устройства яв-. ляется ограниченный класс решаемых задач, так как оно предназначено для >0 вычисления только двух функций.
Наиболее близким к предлагаемому по технической сущности является устройство для извлечения квадратного корня, содержащее два сумматора, че- 15 тыре регистра, два блока сдвига, блок сравнения, блок управления и два коммутатора, причем выход первого регистра соединен с первым информационным входом .первого коммутатора, выход которого. соединен с первым входом сумматора, второй вход которого соединен с выходом первого блока сдвига, информационный вход которого соединен с выходом второго коммутатора, 25 первый информационный вход которого соединен с выходом второго регистра, первый вход второго сумматора, соединен с выходом второго блока сдвига, управляющие вхрды первого и третьего регистров соединены с первым выходом блока управления, второй выход которого соединен с управляющими .входами второго и четвертого регистров, выход блока сравнения соединен с входом сигнала сравнения блока управления, третий выход которого соединен с управляющими входами блоков сдвига, четвертый выход блока управления соединен с первым управляющим входом пер- 4> вого коммутатора, пятый выход блока управления соединен с первым управляющим входом второго коммутатора (2) .
Недостатком этого устройства явлдется то, что оно предназначено только для извлечения квадратного корня из одного аргумента, т.е. ограниченный.класс решаемых задач (вычисляемых функций).
Цель изобретения - расширение клас.5О са решаемых задач за счет возможности дополнительного вычисления функций . ЙТЯ, (77Х, ФТ и U//Ã.
Поставленная цель достигается тем, что в устройство, содержащее два сум- 55 матора, четыре регистра, два блока сдвига, блок сравнения, блок управления и два коммутатора, причем выход первого регистра соединен с первым информационным входом первого коммутатора, выход которого соединен с первым входом первого сумматора, второй вход которого соединен с выходом первого блока сдвига, информационный вход которого соединен с выходом вто рого коммутатора, первый информационный вход которого соединен с выходом второго регистра, первый вход второго сумматора соединен с выходом второго блока сдвига, управляющие входы первого и третьего регистров соединены с первым выходом блока управления, второй выход которого соединен с управ" ляющими входами второго и четвертого регистров, выход блока сравнения соединен с входом сигнала сравнения блока управления, третий выход которого соединен с управляющими входами блоков сдвига, четвертый выход блока управления соединен с первым управляющим входом первого коммутатора, пятый выход блока управления соединен с первым управляющим входом второго коммутатора, дополнительно введены с третьего по шестой коммутаторы, причем выход третьего регистра соединен с первыми информационными входами третьего и четвертого коммутаторов, вторые информационные входы которых сое динены с выходом четвертого регистра, выход третьего коммутатора соединен с вторым входом второго сумматора, выход четвертого коммутатора соединен с информационным входом второго блока сдвига, выходы первого и второго сум" маторов соединены с информационными входами соответственно пятого и шестого коммутаторов, первые угравляющие входы которых соединены с четвертым выходом блока управления и первым управляющим входом третьего коммутатора, второй управляющий вход которого соединен с шестым входом блока управления и вторыми управляющими входами первого, пятого и шестого коммутаторов, ::рвы=".:выходы которых соединены с информационными входами соответственно первого и третьего регистров, информационные входы второго и четвертого регистров соединены с вторыми выходами соответственно пятого и шестого коммутаторов, выход первого регистра соединен с первым входом блока сравнения и вторым информационным входом второго коммутатора; выход второго регистра соединен с вторым входом.блока сравнения и вторым информа-, 7 1032 входами блоков 7 и 8 сдвига, четвертый выход - с первыми управляющими входами коммутаторов 9, 11, 13 и 14, пятый выход - с первыми управляющими входами коммутаторов 10 и 12, шестой выход - с вторыми управляющими входами коммутаторов 9, 11, 13 и 14, седьмой выход - с вторыми управляющими входамй коммутаторов 10 и 12. Выход блока 15 сравнения соединен с входом !О сигнала сравнения блока 16 управления, Первый. вход 17 задания начальных условий устройства для аргумента Х соединен с установочным входом регист-!5 ра 3. Второй вход l8 для аргумента Y соединен с установочным входом регист ра 4. Третий вход 19 для аргумента Z соединен с установочным входом регистра 5. Четвертый вход 20 для аргу- g0 мента U соединен с установочным входом регистра 6 °
Вход 2 1 запуска для стартового импульса соединен с входом запуска блока 16 управления.
2S
Выходы 22-25 устройства являются выходами регистров 3-6 соответственно.
Сумматоры 1 и 2 могут быть выполнены для последовательного принципа работы в виде одноразрядной комбинаци- 30 онной схемы или для параллельного прин. ципа работы - в виде параллельной схемы.
Регистры 3-6 являются обычными ре" гистрами для хранения и сдвига инфор35 мации.
Блоки 7 и 8 сдвига могут быть реализованы либо в виде регистра сдвига для последовательного принципа работы, либо в виде матричного сдвигателя для
40 параллельного принципа работы, Коммутаторы 9 и 11 могут быть выполнены (фиг.2) либо в,виде двух элементов И 26, 27, либо в виде двух групп элементов И 26, 27 для параллель ного принципа работы ° Первая группа
45 входов 28 соединена с входом группы элементов И 26. Вторая группа входов
29 соединена с входом группы элементов И 27, На управляющие входы групп элементов И 26, 27 подсоединены первый 30 и второй 31 управляющие входы.
Выходы групп элементов И 26, 27 соеди-, нены с выходом 32 коммутатора 9 или 11.
Коммутаторы 10 и 12 могут быть выполнены аналогично. 55
Коммутаторы 13,14 могут быть вы- полнены (фи г, 3) либо в виде двух элементов И 33 и 34, либо в виде двух
455 8 групп элементов И 33 и 34 для параллельного принципа работы. Вход 35 коммутатора 13 или 14 соединен с, входами элементов И 33, 34, на управляющие входы которых подсоединены первый
36 и второй 37 управляющие входы коммутатора, а выходы элементов И 33, 34 являются выходами 38, 39 коммутатора.
Блок 15 сравнения представляет собой обычную схему сравнения цифровых кодов с регистров 3, 4.
Блок 16 управления представляет собой (фиг.4) управляющий автомат и может содержать, например, управляемый генератор 40 тактовых импульсов, работающий B стартстопном режиме, счет- . чик 41, логический блок, представляю" щий собой дешифратор-шифратор 42, триггеры 43-46, элементы И 47-55 (при" чем один вход элементов И 51 и 53 яв ляется инверсным, т.е ° работает на запрет при аналичии сигнала ), элементы
ИЛИ 56-58 и элемент 59 задержки. На вход 60 запуска с входа 21 запуска устройства подается стартовый импульс.
На вход сигнала 61 сравнения с выхода блока 15 сравнения подается сигнал сравнения, C первого выхода 62 выдается последовательность тактовых импульсов для продвижения информации из регистров 3 и 5 в .сумматоры 1 и 2 соответственно, С второго выхода 63 выдаются последовательности тактовых импульсов для продвижения информации из регистров 4 и 6 в сумматоры-вычитатели 1 и 2 соответственно, С третьего выхода 64 выдается последовательность тактовых импульсов для сдвига, а за" тем продвижения информации в блоках
8 сдвига. С четвеотого выхода 65 выдается управляющии сигнал на ком" мутаторы 9, 11, 13 и 14. С пятого выхода 66 выдается импульс на коммутаторы 10 и l2 С шестого выхода 67 выдается управляющии сигнал на коммутаторы 9, 11, 13 и 14. С седьмого выхода 68 выдастся импульс на коммутаторы !О и 12. Работа блока управления поясняется приведенными на фиг.5 вре" менными диаграммами, где СИ - стартовый импульс; ТИ - тактовые импульсы на выходе генератора 40 (и на выходе 64); ИС вЂ” тактовые импульсы для сдвига на выходс элемента È 47: ИПтактовые импульсы продвижения на выхо де элемента И 48 (, причем число импульсов показано условно ); ИНИ - импульс начала итерации; ИКН - импульс конца
1032455
В зависимости от заданных начальных условий Хо, Ув, 2о и Ио могут вычисляться различные функции, которые приведены в..табл.1, причем коэффициент
tl-1 к =и и
j= О таблица 1
Начальные . услови
Одновременно вычисляемые функции
Хп Zï х, Y z u
U К„ГХ7
0, VY
K„Z5/х
K„ZA
z/rx к„Гх7
K„U fX/Y
U /TY к о Гх
Кфl(У
i/Ê„
1/К„Z и к,&v
К, гХ к;Г
KAVX, пах б X . Y 1/к„1/K „кфТ кф7 Ч(7х 6/7
° 1 ° °
«е
При других начальных условиях воз- пуска подается стартовыи импульс, по можно вычисление и других функций.
45 которому запускается генератор О
Соотношение Х реализуется в сум-. тактовых импульсов в блоке 16 управ 1 l маторе 1, регистре 3 и блоке 7 сдвига, ления и определяется значение q для
Соотношение Z реализуется в сумма- первой итерации. С четвертого - седь. торе 2„ регистре 5 и блоке 8 сдвига. мого выходов блока 16 управления вы4
Соотношение И- реамлизуется в сумма- 50 даются управляющие сигналы и импульторе 2, регистре б и блоке 8 сдвига. сы (расположение во времени которых
Значение q. определяется в блоке 15 определено значением цифры q ), косравнения.
9 торые определяют передачу в сдвигаюВычисление указанных функций осу- щие блоки 7, 8 и в сумматоры 1, 2 ществляется следующим образом. 55 значений Х . или У и Е . или 0 . Затем
Первоначально в регистры 3-6 вво- с третьего выхода блока 16 управления дятся начальные значения Х0, Мо, Z выдается серия (последовательность) и 0 0 соответственно. На вход 21 за- тактовых импульсов для сдвига значе9 итерации; ИКВ - импульс конца вычисления (последние три импульса подаются с выходов дешифратора-шифратора 42); ц - значение сигнала сравj нения; 44 - запомненный сигнал сравнения в триггере 44; 65 - управляющие сигналы с выхода 65> бб - управляющие импульсы с выхода 66; 67 - управляю щие сигналы с выхода 67; 68 - ynpasляющие импульсы с выхода 68. 10
Приведенные структурная схема блока 16 управления и временные диаграммы его работы соответствуют параллель. но-последовательной структуре вычисления в устройстве, при которой каж- 15 дый из коммутаторов 9, 11, 13 и 14 состоят из двух элементов И, а ком" мутаторы 10 и 12 состоят из двух групп элементов И.
Вычисления функций в предлагаемом 20 устройстве выполняются в итерационном процессе по алгоритму, состоящему из системы разностных рекуррентных соот:ношений,, -0+1)
Xjpq X $ + 1 кх к 2 ;,„= Y., + «q„Y„2-(")
11, при Х
-О+ )
2 + Z> + q>>z>2
-О+ )
U j+ - u + ц .и. 2, 3 9 оре 3р, о-Г- оормдкоеый номер мтеРаНии число разрядов аргументов;
Ч 0 е "" прямОЙ кОд сигнала сравнения кодов Х и у, 1.
qj- его инверсия.
55 I2 одном из регистров 3 или 4 и 5, или
6 записано новое значение, а в другом чаходится предыдущее значение. По последнему тактовому импульсу продвижения производится сравнение значений X и Y . Затем производится выJ полнение следующей итерации и т.д.
После выполнения и итераций генератор тактовых импульсов в блоке 16 управления выключается, а в регистрах
3-6 содержатся значения функций
Хп, Y» Z и и 0 „ соответственно., и т-áp,2 приведен числовой примеР вы,исления ункций Хп= Г U>=U/% н ч ний Х = — =О,Ф 195 Э; и
Y;,=У=о 52; Za=Z=0,94 и Но=0=0,33.
Таблица 2 х
-0,1004752 1 о 622872
0,52
0,33
О, 1 092872 0 p,622872 О, 65
-0 0207128 1 0 707
0 0.7079481 о,69o625
73231 О 0,7079481 0 7122070
1,41
1, 58625
1 58625
1,58625
1,611035
1 611035
0435893 1 о 7190097 0,7122070
0,00680275 p o 7190097 0,7177711 о 00 23864 0 о,?19о097 0 7205749
-О 00156515 1 07204140 р 7205759
1,614181
-0,00816084 1 0,7211176 0 7205749 1 615757
0,00054268 0 0,72I1176 0,7209267 1,615757
0,4572879
0,45?5112
0,45?6229
0,0001220703 О 0,7211176 0,7211027 1,615757
0,72 I 1102 .0,7211102 1,615741
Точно О
0,457676
-Q,00000476
Ошибка 0,000 1220703 - 0,0000074 -0,0000085 0,0000 16 ц табл.3 приведен числовой пример, ний Хв= K„=2,383649; Y>=У=1,44; вычисления функции Z„=Z Ó для 3Н « 2о=2=0 ° 1 и "в="=0,76 °
11 10324 ния Х или У (в зависимости от значения q ) и Z èëè U в блоках 7 и 8
3.
4 сдвига соответственно. После оконйания сдвига с первого или второго выходов (при о =1 с первого, а при 5
q . =О с второго и третьего выходов блока управленип выдаются серии (последовательности) тактовых импульсов для продвижения содержаний регистров
3 или 4 и блока 7 сдвига и регистров
5 или 6 и блока 8 сдвига в сумматоры
1 и 2 соответственно. Результаты суммирования с выходов сумматоров 1 и 2 через коммутаторы 13 и 14 соответственно записываются младшими разрядами 15 вперед в освобождающиеся при продвижении старшие разряды регистров 3, или 4 и 5, или 6 соответственно. и продвигаются к началу этих регистров.
Таким образом, к концу итерации в
0,4125 о,4125
0,4382812 .О 4519775
0,459775
0,4555086
0i45?2879
0,4572879
1032455
Табли ца 3
1. 1
Ч3 Х 33+1
j+g Д+1 +.1
x l Y3 °
Ф
0 2,383649 2,16
О 2,383649 2,7
1 2,681605 2,7
1 2у849205 2,7
0,1
1,425
1,425
1,425
0,1
0,1125
0,1195312
0 2,849205 2,784375 0,1195312 1,469531
О 2,849205 2,827890
О 2,849205 2,849973
1 2,860335 2,849973
0 2,860335 2,855539
0,1195312 1,492492
0,1195312 1,504152
0,1199981 1,504152
0,1199981
1,507090
1,508562
0 2,860335 2,8588328 0,1199981
2,860335 2,859724
0,1199981
0,1199981
О i20000
1,509298
0 2,860335 2,860422
1,509667
1,509644
2,860378, 2,860378
-0,000043 0,.000044
Точно
Ошибка
0,000611
-0.,0000019 0,000023
В табл,4 приведен числовой прииер, вьиисленил функций Z>= vjX и Уп--- %/Y
Z j +
j + .1 :(4
v;„„.„„1
)-0,96
0,4715611
0,9715611
1,093006 1„093006
1,093006
1,110084
0,6477074
0,8096342
0,,8096342
0,8602363
88 вЂ,;;o7
Р
-0,05225
1,0125
l,0125
1,07-781
1.;109399
0,0675
0,0042188
-0,0293993
-0,0125243
-0,003955
0,000363
О l ......08
„.096875 1 109399
0,,88 "l . I-!7,105444
1,,1187 б
О 88„1187
0,8871 87
0.,8888514
1„109399
1.,109399
1,10-j762
1,1:1566
0,943649
0,223649
-0,316351
-0,0183949
0,1"92054
0,0648304
0,0213246
-0,0007682
0,0103615
0,0047952
0,0020066
0,000611 для значении.Х =Х=0,64; УО=V=0 81 °
20=U = — <- ---0,6477074, Таблиц а 4
16
11родолжение табл. 4
1032455
6 7
1,124223
1,124772
1,125047
1,125
0 001904
-0,0007199
-0,0001775
0,8888514
0,8888514
0,8888514
0,888888
1 1,110846 1,111566 l 1, 111388 1,1 11566
1 1,11t659 1,111566
1,111613 l,000613
Точно 0
Ошибка -0,0001775
0,000046 -0,000047 0,000047
-0 00003748
Моделирование проводилось на ЦВМ общего назначения для l2-разрядной .сетки предлагаемого устройства (при числе итерации равном и 12).
Погрешность вычисления указанных
20 функций в предлагаемом устройстве при
n+m разрядной сетке регистров и блока сдвига, где rn=)log и (- число
2 дополнительных защитных разрядов для 2
25 компенсации погрешности от усечения чисел при их сдвиге за пределы и разрядов, меньше единицы и-го последнего младшего разряда при выполнении и итераций, что подтверждается результатами моделирования, 30
Быстродействие предлагаемого устройства для последовательного принципа работы {одноразрядный сумматор и последовательный регистр сдвига) равно в тактах 35
T» n (n+m+ — ) п(п+1) I так как в каждой итерации выполняется только одно сложение, а второе пропускается, Быстродействие устройства для параллельного принципа работы (параллельный сумматор и матричный сдвигатель) равно B TBlfTBx
Т - 2n.
Предлагаемое устройство обеспечивает расширение класса решаемых задач путем одновременного вычисления четырех функций, причем, изменяя начальные значения, можно получить шесть вариантов вычисления указанных четырех функций, т.е, вычислять 18 функциональных зависимостей. Кроме того, вычисление одновременно четырех функций выполняется за время вычисления одной из этих функций. Изобретение обладает минимальными аппаратурными затратами, высоким быстродействием при широких функциональных. возможностях.
1032455
Фи ь.2
1032455
Физ. 3
Х7
Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4
ВНИИПИ
1032455, Заказ 5402/53 Тираж 706 Подписное
