Устройство для извлечения квадратного корня

 

УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТЕОГО КОРНЯ, содержащее первый и второй интеграторы, первый регистр сдвига, счетчик, первый и второй триггеры, первый и-второй элементы И, первый, второй, третий элементы ИЛИ, причем прямой выход первого триггера соединен с первым входом первого элемента И, выход которого соединен с входом сдвига первого регистра сдвига, прямой выход второго триггера соединен с первым входом второго элемента И, отличающееся тем, что, с целью повышения точности и быстродействия вычисления, в него введены третий, четвертый, пятый элементы И, элемент НЕ, второй регистр сдвига, первый и второй делители частоты, дифференцирующая цепочка, элемент задержки, вычитающий счетчик , причем информационные входы второго регистра сдвига соединены соответственно с входами операнда устройства, вход пуска устройства соединен с управляющими входами второго регистра сдвига, вычитающего счетчика, счетчика, первым входом первого элемента ИЛИ, второй вход которого соединен с выходом дифференцируквдей цепочки и управляющим входом первого регистра сдвига, информационные входы которого соединены соответственно с выходами вычитающего счетчика, информационный вход которого соединен с выходом второго элемента И, второй вход которого соединен ,с выходом младшего разряда первого делителя частоты, группа информационных входов которого соединена соответственно с выходами вычитающего счетчика и с группой информационных входов первого интегратора, информационный вход первого делителя частоты соединен с выходом второго интегратора, группа информационных входов которого соединена соответственно с выходами второго регистра сдвига, выходы первого и второго старших разрядов i которого соединены с первым и вторым входами второго элемента ИЛИ, выход сл которого соединен с первым входом четвертого элемента И и входом элес мента НЕ, выход которого соединен с первым входом третьего элемента И, второй вход которого соединен с вторым входом четвертого элемента И и с входом опорной частоты устройства, выход третьего элемента И соединен с входом сдвига второго регистра сдвига и первым входом третьего ; элемента ИЛИ, второй вход которого ел соединен с выходом пятого элеменО5 та И и вторым входом первого элемен-1 та И, выход четвертого элемента И соединен с входом пятого элемента И, 00 OD с информационнЕлми входами первого и второго интеграторов, выход третьего элемента ИЛИ соединен с входом счетчика, выход которого соединен с информационным входом первого триггера , вход сброса которого соединен с выходом первого элемента ИЛИ, управляющими входами первого и второго делителей частоты, первого и второго интеграторов, выход первого интегратора соединен с информационным входом второго делителя частоты, выход которого соединен с информацион

„.Я0„„А

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5В G 06 F 7/552

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21 ) 3477667/18-24 (22) 28,07.82 (46) 23.11.83. Вюл. Р 43 (72) О.М.Доронина, Г.Н.Лавров и N.Ã,Ðûëèê (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

9 394779, кл. G 06 F 7/38, 1969.

2. Авторское свидетельство СССР

9 877530, кл. G 06 F 7/552, 1980 (прототип) (54)(57) УСТРОИСТВО ДЛЯ ИЗВЛЕЧЕНИЯ

КВАДРАТНОГО КОРНЯ, содержащее первый и второй интеграторы, первый регистр сдвига, счетчик, первый и второй триггеры, первый и.второй элементы И, первый, второй, третий элементы ИЛИ, причем прямой выход первого триггера соединен с первым входом первого элемента И, выход которого соединен с входом сдвига первого регистра сдвига, прямой выход второго триггера соединен с первым входом второго элемента И, о т л и ч а ю щ е е с я тем, что, с целью повышения точности и быстродействия вычисления, в него введены третий, четвертый, пятый элементы И, элемент НЕ, второй регистр сдвига, первый и второй делители частоты, дифференцирукщая цепочка, элемент задержки, вычитающий счетчик, причем информационные входы второго регистра сдвига соединены соответственно с входами операнда устройства, вход пуска устройства соединен с управляющими входами второго регистра сдвига, вычитающего счетчика, счетчика, первым входом первого элемента ИЛИ, второй вход которого соединен с выходом дифференцирующей цепочки и управляющим входом первого регистра сдвига, информационные входы которого соединены соответственно с выходами вычитающего счетчика, информационный вход которого соединен с выходом второго элемента И, второй вход которого соединен с выходом младшего разряда первого делителя частоты, группа информационных входов которого соединена соответственно с выходами вычитающего счетчика и с группой информационных входов первого интегратора, информационный вход первого делителя частоты соединен с выходом второго интегратора, группа информационных входов которого соединена соответственно с выходами второго регистра сдвига, выходы первого и второго старших разрядов Ф которого соединены с первым и вторым Ж входами второго элемента ИЛИ, выход которого соединен с первым входом четвертого элемента И и входом элемента НЕ, выход которого соединен с первым входом третьего элемента И, второй вход которого соединен с вто- рым входом четвертого элемента И и с входом опорной частоты устройства, выход третьего элемента И соединен с входом сдвига второго регистра сдвига и первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом пятого элемента И и вторым входом первого элемен-; та И, выход четвертого элемента И соединен с входом пятого элемента И, с информационными входами первого и второго интеграторов, выход третьего элемента ИЛИ соединен с входом счетчика, выход которого соединен с информационным входом первого триггера, вход сброса которого соединен с выходом первого элемента ИЛИ, управляющими входами первого и второго делителей частоты, первого и второго интеграторов, выход первого интегратора соединен с информационным входом второго делителя частоты, выход которого соединен с информацион1(156186

1„((,,) = —, ((t „)) и (2) ным входом второго триггера, вход сброса которого соединен с выходом элемента задержки, нход которого сое динен,с выходом первого делителя частоты, инверсный выход второго триггера соединен с входом дифферен1

Изобретение относится к вычислительной и измерительной технике и предназначено для извлечения квадратного корня из двоичного кода числа. 5

Необходимость в операции извлечения квадратного корня возникает, например, при преобразовании в цифровой код действующих значений напря-! х жения (, и и силы )= ;„1()И а

Тк

Т„1 2 „) <(t) д(.переменного тока в информа х ционно-измерительных системах (ИИС),, контролирующих работу энергообъектов.

В частотно-импульсных ИИС с целью сох- ранения однородности их структуры целесообразным представляется использование устройств для извлечения квадратного корня с преобразо- 20 ванием сигналов в число- или частотно-импульсную последовательности.

При этом к последним предъявляются требования высокой точности выполнения операции извлечения.и быст- 25 родействия.

Известно устройство для извлечения корня квадратного, содержащее счетчики, схемы сравнения кодов и триггеры (11 . 30

Недостатком этого устройства является непреодолимое противоречие между высокой точностью и быстродей- ствием.

Наиболее близким по технической сущности к предлагаемому является устройство для извлечения квадратно. го корня, содержащее первый и второй интеграторы, первый регистр сдвига, счетчик, первый и второй триггеры, первый и второй элементы И, первый, второй, третий элементы ИЛИ, причем прямой выход первого триггера соединен с первым входом первого элемента И, выход которого соединен с входом сдвига первого 45 регистра сдвига, прямой выход второго триггера соединен с первым входом второго элемента И (2 .

В известном устройстве производится формирование посредством интегра- 50 гора с последовательным переносом цирующей цепочки, выходы первого регистра сдвига янляются выходами устройства, группа выходов второго интегратора соединена соответственно с группой входов пятого элемента И. и последовательного соединения из двух таких интеграторов частотноимпульсных последовательностей с частотами следования импульсов соответственно:

1 0 где Н вЂ” величина, из которой извлекается корень квадратный;

n(t) — результат предыдущего

1 извлечения корня, m„ н„ - числовые емкости интеграторов; опорная частота, и коррекция n(t< ) н течение отрезка времени g Т, прямо пропорционального разности периодов следования импульсов сформированных частотно-импульсных последовательностей

М/I 1/f< — 1/fn (t„)) импульсами частотой следования, прямо пропорциональной f 1, n (t1 ), формируемыми с помощью последовательного соединения двух интеграторов с последовательным переносом.

Недостатком этого устройства является, во-первых, увеличение погрешности преобразования путем . удвоения погрешности от неравномерности следования импульсов на выходе интегратора с последовательным переносом при последовательном соединении двух интеграторов, во-вторых, снижение быстродействия при уменьшении значения аргумента, так как время цикла преобразования устройства определяется большим из отрезков времен иМЦ ц илиМ)1п(1 ), увели чивающихся, как видно из выражений (1) и (2), при снижении значения N,а следовательно, и

П(Ц= ""М()

ГП

Цель изобретения — повышение точности и быстродействия вычисления устройства.

Поставленная цель достигается тем, что .в устройство для извлечения квадратного корня введены тре1056186 тий, четвертый, пятый элементы И, элемент НЕ, второй регистр сдвига, первый и второй делители частоты, дифференцирующая цепочка, элемент задержки, вычитающий счетчик, причем информационные входы второго регистра сдвига соединены соответственно с входами операнда устройства,вход пуска устройства соединен с управляющими входами второго регистра сдвига,вычитающего счетчика, счетчика, первым входом первого элемента ИЛИ, второй вход которого соединен с выходом дифференцирующей цепочки и управляющим входом первого регистра сдвига, информационные входы которого соединены соответственно с выходами вычитающего счетчика, информационный вход которого соединен с выходом второго элемента И, второй вход которого соединен с выходом младшего разряда первого делителя частоты, группа информационных входов которого соединена соответственно с выходами вычитающего счетчика и с группой информационных входов первого интегратора, информационный вход первого делителя частоты соединен с выходом второго интегратора, группа информационных входов которого соединена соответственно с выходами второго регист ра сдвига, выходы первого и второго старших разрядов которого соединены с первым и вторым входами второго элемента ИЛИ, выход которого соединен с первым входом четвертого элемента И и входом элемента НЕ, выход которого соединен с первым входом третьего элемента И, второй вход которого соединен с вторым входом четвертого элемента И и с входом опорной частоты устройства, выход третьего элемента И соединен с входом сдвига второго регистра сдвига и первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом пятого элемента И и вторым входом первого элемента И, выход четвертого элемента И соединен с входом пятого элемента И, с информационными входами первого и второго интеграторов, выход третьего элемента ИЛИ соединен с входом счетчика, выход которого соединен с информационным входом первого триггера, вход сброса которого соединен с выходом первого элемента ИЛИ, управляющими входами первого и второго делителей частоты, первого и второго интеграторов, выхоД первого интегратора соединен с информационным входом второго делителя частоты, выход которого соединен с информационным входом второго триггера, вход сброса которого соединен с выходом элемента задержки, вход которого соединен с выходом первого делителя частоты, инверсный выход второго триггера соединен с в ходом ди ффе ре н ци рующе и це поч к и, выходы первого регистра сдвига являются выходами устройства, группа выходов второго интегратора соединена соответственно с группой входов пятого элемента И.

На чертеже приведена блок-схема устройства для извлечения квадрат10 ного корня.

УЧтройство состоит из регистров 1 и 2 сдвига, интеграторов,3 (с последовательным переносом), включающего в себя счетчик 4 импульсов, группу элементов И 5 и элемент ИЛИ 6, интегратора 7 (с последовательным переносом), делителей 8 и 9 частоты, вычитающего счетчика 10, счетчика 11, триггеров 12 и 13, элементов И 14-18, элементов ИЛИ 19-21, элемента HE 22, элемента 23 задержки и дифференцирующей цепочки 24, включающей в себя резистор 25 и конденсатор 26, входа 27 операнда устройства, входа 28 пуска устройства, выходов 29 устройства, входа 30 опорной частоты устройства. Интегратор (с последовательным переносог ) 7 имеет такую же структуру, как и интегратор 3. В качестве делителей 8 и 9 частоты могут быть использованы двоичные счетчики импульсов.

Устройство работает следующим образом.

Перед началом каждого цикла извлечения квадратного корня импульс пуска производит запись кода числа N, из которого необходимо извлечь квадратный корень в регистр 1, уста40 навливает вычитающий счетчик 10 в

65 состояние (г. > — 1), соответствующее максимальному значению результата

-извлечения корня n(t < ), а счетчик 11, интеграторы 3 и 7, делители частоты 8 и 9, триггер 12 — в "0", При и к, /4, где rN — числовая ev;— кость регистра 1 и интегратора 3, т.е.при нулях в двух старших разрядах регистра 1, в последнем производится сдвиг кода числа N импульсами опорной частотой следования поступающими с входа 30 устройства на вход регистра 1 через элемент И 14, на 2К разрядов в сторону увеличения их веса, а число К импульсов f поступает на вход счетчика 11 через элемент ИЛИ 19. Значение К определяется из условия:

mg/4 N = Н-2 (гп,— 1> (3) где N< — число в регистре 1 после окончания сдвига.

Появление "1" хотя бы в одном из

I старших разрядов регистра 1(И )тц/4) приводит к прекращению поступления импульсов на входы регистра 1 и счет. чика 11. Но в то же время импульсы

1056186

10 где m — числовая емкость делителя 8 20 частоты, и а(М (7) (t

2 с момента начала поступления импуль- i25 сов на входы интеграторов 3, 7 и устанавливают триггер 13, находящийся в "0" со времени предыдущего цикла извлечения корня, последовательно в "1" и "0". Поэтому триггер 13 нахо- ЗО дится в единичном состоянии в течение временного интервалаг

АТ = Т - Т, (8) разрешая при этом поступление на вход счетчика 10 импульсов с выхода младщего разряда делителя 9 частоты,производящих коррекцию числа n (t, ) до значения n (t<), соответствующего величине Я : (Я ) = (1) - Ь е (9) 4О где bn = ЙТ fN /2, Справедливость последнего вытекает из следующего.

Число М может быть представлено как квадрат откорректированного на величину рп числа n (t<), умноженный на коэффициент m>/m m<: ин 2 й- (и (,1-bn) . (10} ° и ° n n

Тогда интервал времени коррекции может быть представлен с учетом (4) — (8) как: ,Р =, 2 и (t,) - ь и), (11)

1„,и (4„), 55 откуда при выполнении условия

2n (t< )» b n следует, что

fi

bn =----- д Т

" (z) и и и и(°,к т„ (14) (12) ". H .(13) юи

Среднеквадратическая относительу ная погрешность извлечения коРня частотой следования f начинают поступать через элемент И 15 на входы интеграторов 3 и 7 (c последователь. ным переносом), вызывая формирование на выходах последних частотноимпульсных последовательностей с частотами следования импульсов соответственно: 1 М (4) н „,„ о п И l (5) и (,) и„ поступающих на входы соответственно делителей 9 и 8 частоты. При этом импульсы переполнения на выходах последних появляются через промежут- ки времени соответственно:

m (6) .7„—, " in" (Ö,) что соответствует выражению.(9), при этом

После окончания интервалй коррекции b Т интеграторы 3 и 7, делитель 8 частоты и триггер 12 устанавливаются в нулевое состояние, а делитель 9 частоты в состояние, соответствующее числу а -м Щ и устройство приступает к следую- щему шагу извлечения корня, что необходимо при невыполнении условия 2n (t< ) » b и, а код числа n (t<) из счетчйка 10 переносится в регистр 2.

При равенстве Т и Tq„ когда согласно (4) - (7), и (t )

„ (t ) ",) интервал коррек Nq > ции Т не формируется, число в счетчике 10 остается без изменения и переносится из последнего в регистр 2 импульсом, появляющимся на выходе дифференцирующей цепочки 24 путем задержки сигнала переполнения делителя 9 частоты относительно сигнала переполнения делителя 8 частоты элементом 23 задержки.

После окончания очередного шага извлечения корня квадратного на выходе элемента И 16 опорным сигналом формируется пачка Н импульсов с числом импульсов, равным коэффициенту пересчета счетчика 11.

При поступлении этой пачки импульсов на вход счетчика 11 последний устанавливается в свое первоначальное состояние, соответствующее числу К сдвигов, происходящих в регистре 1 в начале текущего цикла извлечения корня.

Однако с момента перехода счетчика 11 через "0", когда триггер 12 устанавливается в "1", импульсы пачки N поступают также на вход регистра 2, производя при этом сдвиг кода числа n (t g) на К разрядов в сторону уменьшения их веса, в результате чего в регистре 2 устанавли- . вается, согласно выражениям (13) и (3), код числа:

Предлагаемое устройство для извле= чения квадратного корня выгодно отливается от известного, так как введение вычитающего счетчика, регистров сдвига, элементов И, элемента НЕ, дифференцирующей цепочки и элемента задержки приводит к увеличению точности извлечения корня квадратного и быстродействия, 1056186

10 б„

n ß,) (1 6) n (И2) 20

ВНИИПИ Эаказ 9307/42 Тираж 706 Подписное с филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 квадратного известным устройством определяется .в основном как

2 1 2 + 4 ()

2 3 2

М(,1 n() (1М где 6 — абсолютное среднеквадратическое значение погрешнос/ ти, д„,a,,ä„ä,д,- абсолютные значения погреш-. ностей интеграторов (c последовательным переносом). на отрезках времени соответственно m/f„, ЬТ, m/fn (t„) ЬТ °

Для предлагаемого устройства где, д,, Ь - абсолютные значения погрешностей первого и второго

1интеграторов (,с последовательным переносом) на отрезках времени со- 25

-ответственно Т, Т, Т, .

Таким образом, во-первых, 3, уменьшается по сравнению с 5< эа счет уменьшения количества составляющих

á по сравнению с количеством однопорядковых их,составляющих б . Так, при значениях 4 (ф „,.е ..,(4, рав ных двух единицам дискрета, что имеет место для 10-12-разрядных двоичных интеграторов (c последовательным переносом ), при n(tg) = n (tg)

5 / О 1,6.

8о-вторых, максимальное значение 5< снижает по отношению к максимальному значению 5 эа счет большего значения n (tg) по сравнению с и (t+).

Увеличение быстродействия предла гаемого устройства по сравнению с известным достигается за счет увеличения N по отношению к N. Так, при N = 0,25-1,25 N,что имеет место при I(n). = 0,5-1,5 I„,„и Нно = и

1024, N = 1-2 N „ При этом отношение максимальных длительностей ша. гов коррекции известного (N/f„ ) и предлагаемого (T ) устройств при одном порядке погрешностей интеграторов (c последовательным переносом), участвующих в формировании M/f> и ,Т, т.е. M = и (1 ) с учетом вйраже» ний (1), (4) и (7), составляет:

M/.„N

-г= т2