Управляемый делитель частоты
1. УПРАВЛЯЕМЫЙ ДЕЛИТЕЛЬ ЧАСТОТЫ, содержащий / пересчетных блоков, каждый из КОТОЕЯЛХ, кроме N -го состоит из первого и второго элементов И, счетчика импульсов, выход которого подключен к первому входу второго элемента И, а вторые входы первого и второго элементов И в каждом, кроме, последнего, пересчетном блоке соединены с 2 {(Ч-1)-ми выходами блока управления, счетный вход счетчика импульсов первого пересчетного блока подключен к входной шине тактовых импульсов, о тличающийся тем, что, с целью упрощения и повышения надежности работы устройства, в него введены шина записи программ, триггер , формирователь импульсов, элемент задержки и в .каждый пересчет-. ный блок, кроме последнего - элемент ИЛИ, входы которого подключены к выходам первого и второго элементов И, а выход соединен со счетным входом счетчика импульсов каждого ;последующего пересчетиого блока, « I первые входы первого элемента И IB каждом (N-l)-M пересчетном соединены с шиной тактовых импульсов, а входы сброса счетчиков импульсов в каждом, кроме последнего , пересчетном блоке подключены к входу записи кода счетчика импульсов последнего N-ro пересчетного блока и к эыходу элемента задержки, вход которого соединен с первым выходом формирователя импульсов, первый вход которого подклк чен к выходу счетчика импульсов М -го пересчетного блока, информационные входы счетчика .импульсов fN-ro пересчетного блока соединены с сортветствуюидами информационными выходами блока управления , первый вход которого подключен к второму выходу Формирователя импульсов, второй вход которого соединен с шиной запуска и с входом сброса триггера, Лервый выход которого подключен к выходной шине устройства, а второй выход - к третьему входу блока управления, 2 N ,-й выход которого соединен со счетным (Л входом триггера, а информационные входы блока управления подключены к винам записи программ. .. 2, Делитель по п.1, отличающ и и с я тем, что блок управления 2 состоит из блока оперативного запоминающего устройства и регистра сдвига, 2 N выходов которого являют-i О 4i) ся соответствующими выходами блока . управления, причем 2N выходов регистра сдвига и третий вход блока 0) управления подключены к соответствуюСО 1ЧИМ адресным входг1М блока оперативного запоминающего устройства, ин00 формационныевходы и выходы которого № являются соответственно информационными входами и выходами блока управления , первый вход которого соединен с входом разрешения воспроизведения блока оперативного запоминающего устройства и входом синхронизации регистра сдвига, информационный вход которого подключен к шине единичного :Сигнала, первый и второй входы сброса регистра сдвига сое.цннены с 2N -м выходом регистра сдвига и вторым входом блока управления соответственно .
„„SU„„1046936
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
PECflVSJlHH
3(Я) Н 03 К 23/00 й(азажс,:,д
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ
:ц > К ABTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3386844/18-21 (22) 20.01.82 (46) 07.10.83. Бюл. Р 37 (72) Д.Л.Громенко (71) Институт океанологии им.П.П.Ширшэва (53) .621 .374.4(088.8) (56) 1. Авторское свидетельство СССР "У 632063, кл. Н 03 К 3/64, 1976. 2. Авторское свидетельство СССР :В 621099, кл. Н 03 К 23/00, 1976. (54) (57) 1. упРАВЛяКМый ДяЛИТКЛЬ ЧАСТОТЫ, содержащий И пересчетных блоков, каждый из которых, кроме Я -го состоит из первого и второго элементов И, счетчика импульсов, вы . ход которого подключен к первому входу второго элемента И, а вторые входы первого и второго элементов И в каждом, кроме. последнего, пересчет. ном блоке соединены с 2 (И-1)-ми выходами блока управления, счетный вход счетчика импульсов первого пересчетного блока подключен к входной шине тактовых импульсов, о тл и ч а ю шийся тем, что, с целью упрощения и повыаения надежности работы устройства, в него введены шина записи программ, триггер, формирователь импульсов, элемент задержки и в .каждый пересчет-. ный блок, кроме последнего — элемент ИлИ, входы которого подключены к выходам первого и второго элементов И, а выход соединен со счетным входом счетчика импульсон каждого ,последующего пересчетного блока, ° ;первые входы первого элемента И ia каждом (N-1)-м пересчетном блоlee соединены с шиной тактовых импульсов, а входы сброса счетчиков импульсов н каждом, кроме последнего, пересчетном блоке подключены к входу записи кода счетчика импуль сов последнего Я-rо пересчетного блока и к выходу элемента задержки, вход которого соединен с первым выходом формирователя импульсов, первый вход которого подключен к выходу счетчика импульсон Й -ro пересчетного блока, информационные входы счетчика импульсов 8-го пересчетного блока соединены с соотнетствуюШИМИ инфоумационжими выходами блока управления, первый вход которого подключен к второму выходу формирователя импульсов, второй вход которого соединен с шиной запуска и с входом сброса триггера, первый выход котоустройства, а второй выход - к третьему входу блока управления, 2М -й O выход которого соединен со счетным входом триггера, а информационные входы блока упранления подключены к шинам записи программ. 2, Делитель по п.1, о т л и ч а юшийся тем, что блок управления состоит иэ блока оперативного запоминающего устройства и регистрасдвига, 2 и выходов которого являются соответствующими выходами блока управления, причем 2Й выходов регистра сдвига и третий вход блока управления подключены к соответствующим адресным входам блока оперативного запоминающего устройства, информационные: входы и выходы которого являются соответстненно информационны ми входами и выходами блока управления, первый вход которого соединен с входом разрешения воспроизведения блока оперативного запоминающего устройства и входом синхронизации регистра сдвига, информационный вход которого подключен к шине единичного сигнала, первый и второй входы сброса регистра сдвига соелчнены с 2N -м выходом регистра сдвига и вторым входом блока управления соответствеи но. 1046936 i Изобретение относится к импульсной технике и может быть использовано в информационно-измерительных системах. Известен управляемый делитель частоты, управляемый программно и содержащий счетчики имупульсов, элементы совпадения, регистровые блоки задання кода программы и блока управ. ленияГ1 1. Недостатком известного устройст- 10 ва является сложность, что связано со сложностью последовательно соединенных счетчиков с управляемым коэффициентом деления, количество которых однозначно связано с точнос- 15 тью задания коэффициента деления программно управляемого делителя частоты. Наиболее близким по технической сущности к предлагаемому является управляемый делитель частоты, содер= жащий N пересчетных блоков, каждый из которых, кроме последнего N --ro пересчетного блока, состоит из первого и второго элементов И, счетчика импульсов, выход которого подключен к первому входу второго элемента И, а вторые входы первого и второго логических элементов И в каж. дом, кроме последнего, пересчетном блоке соединены с соответствующими ЗО выходами блока управления, счетный вход счетчика первого пересчетного блока подключен к второй шине тактовых импульсов (2 J. Недостатком известного устройст- 35 ва является сложность реализации. В каждом из .М пересчетных блоков используются счетчики с предварительной записью. Каждый счетчик с предварительной записью, например 40 двоично-десятичный счетчик должен состоять, не учитывая четырех счет- ных триггеров, по меньшей мере из четырех логических элементов 2И и одного логического элемента 4И-НЕ. 45 Причем каждый триггер счетчика должен быть дополнен входом установки в "1". Подобный, минимально возможный, состав двоично-десятичного счетчика с предварительной записью реализуем при условии предварительного обнуления счетчика, так называемый режим синхронной записи. В режиме асинхронной записи на два установочных входа каждого триггера действуют парафазные сигналы уста- 55 новки. Кроме того, для программного управления счетчиками с предваритель ной записью необходимо по четыре управляющих шины йз блока задания кода или устройства управления на ц каждый счетчик. Цель изобретения — упрощение и повышение надежности работы устройства. В устройстве используется только один счетчик с предварительной за-. писью, тогда как в остальных N -1 пересчетных блоках применены обычные счетчики или делители частоты. Для достижения поставленной цели в управляемый делитель. частоты, содержащий N пересчетных блоков, каждый из которых, кроме N -го, состоит из первого и второго элементов И, счетчика импульсов, выход которого подключен к первому входу второго элемента И„ а вторые входы первого и второго элементов И в каждом, кроме последнего, пересчетном блоке соединены с 2(N -1) -ми выходами блока управления, счетный вход счетчика импульсов первого пересчетного блока подключен к входной шине тактовых импульсов, введены шина записи программ, триггер, фс. мирователь импульсов, элемент задержки и в каждый пересчетный блок, кроме последнего, — элемент ИЛИ, входы которого подключены к выходам первого и второго элементов И, а выход соединен со счетным входом счетчика импульсов каждого последующего пересчетного блока, первые входы первого элемента И в каждом .(N-1 -м пересчетном блоке соединены с шиной тактовых импульсов, а входы сброса счетчиков импульсов в каждом, кроме последнего, пересчетном блоке подключены к входу записи кода счетчика импульсов последнего Й-го пересчетного блока и к выходу элемента задержки, вход которого соединен с первым выходом формирователя импульсов, первый вход которого подключен к выходу счетчика импульсов N-го пересчетного блока, информационные входы счетчика импульсов N-го пересчетного блока соединены с соответствующими информационными выходами блока управления, первый вход которого подключен к вто рому выходу формирователя импульсов, второй вход которого соединен с шиной запуска и с входом сброса триггера, первый выход которого подключен к выходной шине устройства, а второй выход — к третьему входу блока управления, 2 N -й выход которого соединен со счетным входом триггера, а информационные входы блока управления пОдключены к шинам записи программ. Кроме того, в управляемом делителе частоты блок управления состоит иэ блока оперативного запоминающего устройства и регистра сдвига, 2 N выходов которого являются соответствующими выходами блока управления, причем 2 N . .выходов регистра сдвига и третий вход блока управления подключен к соответствующим адресным входам блока оперативного запоми1046936 55 няющего устройства, информационные ,входы и выходы которого являются соответственно информационными входами блока управления, первый вход которого соединен с входом разрешения воспроизведения блока оперативного запо-. минающего устройства и входом син- ,хронизации регистра сдвига, информационный вход которого подключен к шине единичного сигнала, первый и второй входы сброса. 10 регистра сдвига соединены с 28.— м выходом регистра сдвига и вторым входом блока управления соотввтствен. но. На чертеже представлена структур- 15 ная схема устройства. Управляемый делитель частоты содержит пересчетные блоки 1-1 -1-й каждый из которых, за исключением последнего N --ro, содержит счетчик 2-1-2-;(Ч -1)импульсов, элементы 3-1. — 3-(Л)-1) и 4-1 — 4- (Й -1)К элемент., 5-1 -5- (Й-1 > ИЛИ, последний (1- И) -й блок содержит счетчик 6 импульсов, блок управления 7, состоящий из регистра сдвига 8 и блока 9 оперативного запоминающего устройства (ОЗУ ), шину 10 запуска, шину 11 записи программ, формирователь .12 импульсов. элемент 13 задержки, триггер 14, шину 15 входных тактовых импульсов, шину 16 выходную. При этом счетчик 6 импульсов является счетчиком импульсов с предварительной установкой. Для пояснения работы предяагае- 35 мого программно-управляемого делителя частоты рассмотрим пример формирования импульсов, длительность которых составляет 871 То, где Т,о — период повторения входных тактовых сиг. gp налов, а длительность паузы между импульсами 352 T . Для реализации данного примера йеобходимо три пересчетных блока (И-3) и регистр сдвига с тремя разрядами. В исходном состояниии в блоке 9 . по шинам 11 вводится информация в четырехразрядном двоично-десятичном коде о коэффициенте деления частоты входного сигнала, а также о скважности выходного импульса. Ад- -5О ресные шины записи (не показаны J объединяются по схеме монтажное ИЛИ элементы с открытым коллектором ) с соответствующими адресными шинами воспроизведения (входы Лб,...,А4). После введения в блок 9 входной информации с пульта прибора или от внеш него процессора поступает команда "Пуск" в виде короткого по длитель .ности импульса. По этой команде проис ) ходит обнуление триггера и регистра 8 сдвига. Команда "Пуск", поступающая на вход формирователя 12, вызывает появление на его выходах парафазных импульсов, длительность коЮ торых меньше периода повторения Тг входных тактовых импульсов. Импульс положительной полярности с прямого выхода формирователя 12, поступающий на вход разрешения воспроизведе". дения Р2 блока 9, инициирует считывание информации из блока 9. Код адреса считываемой инфоомации опоеде лен состоянием разрядов регистюа 8 сдвига и триггера 14, удерживаемых в нулевом состоянии действием сигнала на. шине 10 запуска на входах сброса ,регистра 8 и триггера 14. В соответ Iствии с вышеприведеннымпримером на информационных выходах блока 9, и следовательно, на входах предварительной записи счетчика .6 первым считывается код числа 1 (млад,ший разряд числа 871/). Импульс отрица тельной полярности с инверсионного выхода формирователя 12, задержанный c помощью элемента 13, поступает на вход записй счетчика 6, производя запись в счетчик информации с выхода блока 9. Орновременно с этим проис-ходит сброс счетчиков 2-1 и 2-2 в нулевое состояние. Высокий уровень напряжения (сигнал "1")с инверсного выхода 1-ro раз ряда регистра 8 адвига открывает элемент 3-2 И. Элемент 4-2 И закрыт низким уровнем напряжения (сигнал "0") с прямого выхода 1-ro разряда регистра 8 сдвига. Импульсы с шины 15 поступают через элемент 3-2 И, и 5-2 ИЛИ на вычитающий вход счетчика б. В момент обнуления счетчика на .его, выходе формируется сигнал, включающий формирователь 12. На выходах формирователя 12 формируются парафазные.импульсы. Импульс положительной полярности записывает "1" в первый разряд регистра В сдвига и разрешает считывание информации из блока 9 по второму адресу, определяемому кодом на выходе регистра 8 сдвига. Задержанный импульс отрицательной полярности производит запись в счетчик 6 кода, соответствующего числу 7. Сигнал "0" с инверсного выхода 1-го разряда регистра 8 сдвига закрывает элемент 3-2 H. Элементы 3-1, 4-2 И открыты высокими уровнями нанапряжения с инверсного выхода 2-ro разряда и прямого выхода 1-го раз- ряда соответственно. Импульсы с шины 15 проходят через элементы 3-1 И и 5-1 ИЛИ на счетный вход счетчика 2 2. Счетчик 2-2 производит деление частоты входного сигнала на 10. Импульсы с выхода счетчика 2-2 поступают через элементы 4-2 И и 5-2 ИЛИ на вычитающий вход счетчика б. Обнуление счетчика б произойдет после прохождения 70 импульсов с входа предлагаемого устройства. Сигнал на выходе счетчика б, возникающий в мо- 1046936 мент обнуления, включает Формирователь 12, инициирующий запись "1" во второй разряд регистра 8 сдвига и считывание информации иэ блока 9 по третьему адресу. В счетчик 6 производится запись числа 8. Сигналы "1" на прямых выходах первого и вто .рогь разрядов регистра 8 сдвига обеспечивают открытое состояние элементов 4-1, 4-2 И. Импульсы с шины .15 проходят последовательно через счет- 10 чики 2-1, 2-2 и элементы 4-1 И, 5-1 ИЛИ, 4-2 И и 5-2 ИЛИ на вычитающий вход счетчика 6. Общий коэффициент деления счетчиков 2-1 и 2"2 равен 100. После прохождения 800 вход15 ных импульсов на выходе счетчика 6 возникает сигнал обнуления. В результате чего в регистре сдвига произойдет запись "1" в третий разряд, что в свою очередь, обеспечивает переключение триггера 14 в единичное состояние и сброс регистра сдвига в исходное, нулевое положение. Аналогично происходит формирование длительности паузы в выходной последовательности импульсов. С той разни цей, что сигнал "0" на выходе тригге- r ра 14 определяют адресацию в новую зону памяти бяока 9. С учетом показанных выше реализаций счетчиков с предварительной записью увеличение на один десятичный разряд коэффициента деления в известном устройстве приводит к,следующему аппаратному приращению: один счетчик с предварительной записью, состоящий иэ счетчика, 4-х элементов 2И, 1-го элемента 4И-НЕ, 2-х элементов 2И, 1-го элемента ЗИ, 4-х информационных шин ОЗУ на 2х4 бит. Всего: счетчик, восемь логических элементов, четыре шины, ОЗУ на 2-х 4 бит. В рассматриваемом устройстве увеличение коэффициента деления на один десятичный разряд приводит к добавлению одного счетчика или делителя частоты на 10, 2-х элементов 2И, 1-го элемента 2 HJIH, одного разряда регистра сдвига, реализуемого на 4-х элементах 2ИЛИ-НЕ,ОЗУ на 2х4 бит и 2-х управляющих шин.Итого счетчик, семь логических элементов, две шины и ОЗУ 2х4 бит. Таким образом, устройство обладает простотой и надежностью. 1046936 С ос тав ит ель A. Поддуб ный Техред Т.Фанта Корректор О.Тигор Редактор С.Юско Тираж 936 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5 Заказ 7752/56 Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4
