Устройство для умножения

 

1.. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее К-разрядный регистр мнойсимого , К-разрядный регистр множителя , блок элементов И, блок анализа знака,, коммутатор, (К+2)-разрядный регистр результата, причем информационные входы регистра множителя соединены соответственно с входами множителя устройства, информационные входы регистра множимого соединены соответственно с входами множимого устройства, разрядные выходы регистра множителя соединены соответственно с входами первой группы блока элементов И, первый вход блока анализа знака соединен с входом знака множимого устройства, второй : вход блока анализа знака соединен с входом знака множителя устройства, а выход соединен с управлянлцим входом -коммутатора, о.тличающеес я тем, что, с целью его упрощения и получения возможности последовател (Нвго ввода значений множителя старшими разрядами вперед, в него введены второй блок элементов И, сумматор в избыточной двоичной системе счисления, первый К-разрядный комбинационный сумматор, второй (К+1)-разрядный комбинационный сумматор , триггер и регистр коммутации, причем разрядные выходы регистра множимого соединены соответственно с входами первой группы второго блока элементов И, входы второй группы которого соединены с выходом триггера , вход которого соединен с входом множителя устройства, входы второй группы первого блока элементов И соединены соответственно с входа лн множимого устройства, первый выход первого блока элементов И соединен с входом младшего рарряда (К+2)разрядного регистра результата, входы (К+1) старших разрядов которого соединены соответственно с выходами второго (К+1)-разрядного комбинационного су1«1матора, входы первой группы которого соединены соответственно р выходами (К+1) младааих разрядов о (К+2)-разрядного регистра результата ® а входы второй группы - соответстсл венно с выходс1ми первого К-разряадного комбинационного сумматора, вхоДы . первой группы которого соединены соответственно с выходами второго блока эланентов И, а входы второй группы с первого по (К-1)-й соединены соответственно с вторым по К-й выходами первого блока элементов И, вход регистра коммутаЦ ии соединен ел с входом записи .устройства, выходы ;о ел регистра коммутации соединены соответственно с управляющими входами регистра множителя и управляю да щими входами регистра множимого, выход старшего второго (К+1)-разрядного комбинационного сумматора соединен с первым входом сумматора в избыточной двоичной системе счисле1 ния, второй вход которого соединен с выходом старшего разряда (К+2)-разрядного регистра результата, а первый и второй выходы соединены соответственно с первым и вторым входом коммутатора, первый выход которого является выходом положительные значений , устройства, а второй выход выходом отрицательных значений устройства .

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU„„L 059566

1(5ц G 06 F 7/49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ .

- К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕНН Й НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3465040/18-24 (22) 02.07.82 (46) 07.12.83. Вюл. Р 45 (72) В.A.Телековец (71) Таганрогский радиотехнический институт им. В.Д.Калмыкова (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

9 550637, кл. G 06 7/52, 1977.

2. Авторское свидетельство СССР

9 860062, кл. 4 06 F 7/49, 1978 (прототип). (54)(57) 1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ° : содержащее К-разрядный регистр мно@имого, К-разрядный регистр множите" ля, блок элементов И, блок анализа знака,. коммутатор, (К+2)-разрядный регистр результата, причем информационные входы регистра множителя соединены соответственно с входами множителя устройства, информационные входы регистра множимого соединены соответственно с входами множимого устройства, разрядные выходы регистра множителя соединены соответственно с входами первой группы блока элементов И, первый вход блока анализа знака соединен с входом знака множимого устройства, второй вход блока анализа знака соединен с входом знака множителя устройства, а выход соединен с управляющим входом

-коммутатора, о т л и ч а ю щ е ес я тем, что, с целью его упрощения и получения возможности последовател )ного ввода значений множителя старшими разрядами вперед, в него введены второй блок элементов И, сумматор в избыточной двоичной системе счисления, первый- К-разрядный комбинационный сумматор, второй (К+1)-разрядный комбинационный сумматор, триггер и регистр коммутации, причем разрядные выходы регистра множимого соединены соответственно с входами первой группы второго блока элементов И, входы второй группы которого соединены с выходом триггера, вход которого соединен с входом множителя устройства, входы второй группы первого блока элементов

И соединены соответственно с входами множимого устройства, первый выход первого блока элементов .И соединен с входом младшего рарряда (К+2)разрядного регистра результата, входы (К+1) старших разрядов которого соединены соответственно с выходами второго (К+1)-разрядного комбинационного сумматора, входы первой группы которого соединены соответственно с выходами (K+1) младших разрядов д (К+2)-разрядного регистра результата Е ! а входы второй группы — соответст- у венно с выходами первого K-разрядно- 5фф го комбинационного сумматора, входы . ф( первой группы которого соединены соответственно с выходами второго блока элементов И, а входы второй группы с первого по (К-1)-й соединены соответственно с вторым по К-й вйходами первого блока элементов И, ( вход регистра коммутации соединен (Я с входом записи. устройства, выходы регистра коммутации соединены соответственно с управляющими входами регистра множителя и управляю- я, щими входами регистра множимого, выход старшего второго (К+1)-.разряд- (ф ного комбинационного сумматора соединен с первьм входом сумматора в избыточной двоичной системе счисления, второй вход которого соединен с вввсодом стар»его раврада (»+2)-ðàâ-)др» рядного регистра результата, а первый и второй выходы соединены соответственно с первым и вторым входом коммутатора, первый выход которого является выходом положительных значений,устройства, а второй выход— выходом отрицательных значений устройства.

1059566

2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, ято сумматор в избыточнойвдвоичной системе счисления содержит. Йлемент ИЛИ", элемент

НЕ, триггер, первый элемент И, второй элемент И и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход сумматора в избыточной двоичной системе счисления соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первым входом элемента ИЛИ,второй вход которого соединен с вторым входом сумматора в избыточной двоичной системе числения и вторым входом элемента ИКЛЮЧАЮЩЕЕ ИЛИ, выход кожо1

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении специализированных устройств.

Известно устройство для умножения, содержащее регистры множимого и множителя, сумматор, матрицу модулей сложения, блок анализа знака, блок элементов И и блок элементов 2 ИИЛИ Г1). 10

Недостатком данного устройства я вляется невысокое быстродействие, обусловленное невозможностью получения результата старшими разрядами вперед.

Наиболее близким к изобретению по технической сущности является устройство для умножения, содержащее, регистр множителя, регистр множимого, блок анализа, блок элементов И, коммутатор и регистр результата, причем информационные входы регистра множителя соединены соответственно с входами множителя устройства, информационные входы регистра множимо.го соединены соответственно с входами 25 первой группы блока элементов И, первый вход блока анализа знака соединен с входом знака множимого устройства, второй вход блока анализа знака соединен с входом знака множителя 30 устройства, а выход соединен с управ- ляющим входом коммутатора 1 23.

Известное. устройство характеризуется сложностью алгоритма вычисления, 35 т. е. большими затратами по оборудова-.. нию, и вводом множителя параллельным кодом.

Бель изобретения - .Упрощение устройства и получение возможности последовательногб ввода значений множителя старшими разрядами вперед.,рого соединен с входом триггера, прямой и инверсный выходы которого соединены соответственно с первыми входами: первого и второго элементов

И, выход элемента ИЛИ соединен с входом элемента НЕ, выход которого соединен с вторым входом первого элемента И, выход которого соединен с первым выходом сумматора в избыточной двоичной системе счисления, второй выход которого соединен с выходом второго элемента И, второй вход которого соединен с выходом элемента ИЛИ.

Поставленная цель достигается тем, что в устройство введены сумматор в избыточной двоичной системе счисления, второй блок элементов И, первый

К-разрядный комбинационнь."й сумматор, второй (К+1) -разрядный комбинационный сумматор, триггер и регистр коммутации, причем разрядные выходы регистра множимого соединены соответственно с входами первой группы второго блока элементов И, входы второй. группы которого соединены с выходом триггера, вход которого соединен с входом множителя устройства, входы второй группы первого блока элементов И соединены соответственно с входами множимого устройства, первый вход первого блока элементов И соединен с входом младшего разряда (К+2) †.разрядного регистра результата, входы (К+1) старших разрядов которого соединены соответственно с выходами второго (1+1)-раз . рядного комбинационного сумматора, входы первой группы которого соединены соответственно с выходами (К+1) младших разрядов (К+2)-разрядного. регистра результата, а входы второй

;руппы — соответственно с выходами первого К-разрядного комбинационного умматора, входы первой группы которого соединены. соответственно с выходами зторого блока элементов -И, а входы второй группы с первого по (К-1)-й соединены соответственно с вторьм по К-й выходами первого блока элементов И, вход регистра коммутации соединен с входом записи устройства, выходы регистра коммутации соединены соответственно с управляющими входами регистра множителя и управляющими входами регистра множимого, выход старшего второго (К+1)— разрядного комбинационного сумма1059566 тора, соединен с первым входом сумматора в избыточной двоичной системе счисления, второй вход которого соеди нен с выходом старшего разряда (К+2)-.. разрядного регистра результата, а первый и второй выходы соединены соответственно с первым и вторым входом коммутатора, первый выход которого является выходом положительных значений устройства, а второй выход — выходом отрицательных значений устройства..

Кроме того, сумматор в. избыточной двоичной системе счисления содержит элемент ИЛИ, элемент НЕ, триггер, первый элемент И, второй элемент И и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход сумматора в избыточной двоичной системе счисления соединен с первым входом элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ и первым входом элемента ИЛИ, второй вход которого соединен с вторым входом сумматора в избыточной двоичной системе счисления и вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход „- которого соединен с входом триггера, прямой и инверсный выходы которого соединены соответственно с первыми входами первого и второго элементов И, выход элемента ИЛИ соединен с входом эле- З0 мента НЕ, выход которого соединен с вторым входом первого элемента И, выход которого соединен с первым выходом .сумматора в избыточной двоич ной системе счисления, второй выход 35 которого соединен с выходом второго элемента И, второй вход которого соединен с выходом элемента ИЛИ..

На фиг.l приведена структурная схема устройства; на фиг.2 — функциональная схема сумматора в избыточ ной двоичной системе счисления.

Устройство содержит входы 1 мно жимого, регистр 2 множимого, блок

3 элементов И, входы 4 множителя, регистр 5 множителя, триггер 6, блок 7 элементов И, регистр 8 результата, первый разрядный комбинационный сумматор 9, вход ХО записи, Регистр 11 коммутации второй (К+1) разрядный комбинационный,аумматор 12, сумматор 13 в избыточной двоичной системе счисления, коммутатор 14, выход 15 положительных значений устройства, выход 16 отрицательных значений устройства, блок 17 анализа знака, а также входы 18 и 19 знаков множимого и множителя.

Сумматор 13 в избыточной двоичной системе счисления содержит входы 20 .и 21, элемент ИЛИ 22, элемент ИСКЛЮ- 60

ЧАЮЩЕЕ ИЛИ 23, триггер 24, элемент

И 25, элемент И 26, выходы 27 и 28 и элемент 29 НЕ.

В устройстве информационные входы регистра 5 множителя соединены соответственно с входами 4 множителя устройства, информационные входы регистра множимого соединены соответственно с входами 1 множимого устройства, разрядные выходырегистра

5 множителя соединены соответственно . с входами первой группы блока 3 элементов И, первый вход блока 17 анализа знака соединен с входом 18 знака множимого.устройства, второй вход блока 17 анализа знака соединен с входом 19 знака множителя устройства, а выход соединен с управлякщим вхопом коммутатора 14 „ разрядные выходы регистра 2 множимого соединены соответственно с входами первой группы блока 7 элементов И, входы второй группы которого соединены с выходом триггера 6, вход которого соединен с входом 4 множителя. устройства, входы второй группы блока 3 элементов И соединены соответственно с входами

1 множимого устройства, первый вход блока 3 элементов И соединен с входом младшего разряда (К+2)-разрядного регистра 8 результата, входы (К+1) старших разрядов которого соединены соответственно с выходами (К+1)-разрядного комбинационного сумматора 12, входы первой группы которого соединены соответственно с выходами (К+1) младших разрядов (К+2)разрядного регистра 8 результата, а входы второй группы - соответственно с выходами К-разрядного комбинационного сумматора 9, входы первойгруппы которого .соединены соответственно с выходами блока 7 элементов И, а входы второй группы с первого по (K-1)-й соединены соответственно с вторым по К-1 выходами блока 3 элементов И, вход регистра 11 коммутации соединен с входом 10 записи устройства, выходы регистра ll коммутации соединены соответственно с управляющими входами регистра 5 множителя и управляющими входами регистра 2 множимого, выход ,старшего (К+1)-разрядного комбинационного сумматора 12 соединен с первым входом сумматора 13 в избыточной двоичной системе счисления, второй вход которого соединен с выходом старшего разряда (К+2)-разрядного регистра 8 результата, первый и второй выходы соединены соответственно с первым и вторым входом коммутатора

14, первый выход которого является выходом 15 положительных значений . устройства, а второй выход — выходом

16 отрицательных значений устройства..

Входы 20 и 21 сумматора 13 в избыточной двоичной системе счисления сбединены соответственно с первым и вторьм входами элемента ИЛИ 22 и=. элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23. Выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 соединен

1059566 с входом триггера 24, прямой и инверсный выходы которого подключены соответственно к первым входам элементов И 25 и 26, выходы которых являются выходами 27 и 28 сумматора

13. Выход элемента ИЛИ 22 соединен с вторым входом элемента И 26, с входом элемента НЕ 29, выход которого соединен с вторым входом элемента И 25.

Устройство работает"следующим обра зом. 10

В начале каждого цикла вычисления произведения регистры 2 и 5 множимого и множителя и регистр 8 результа та сбрасываются в нулевое состояние (цепь сброса не показана) . Одновре- 15 менно на вход 10 записи устройства приходит единичный импульс, который записывается в первый младший.разряд регистра 11 коммутации. В результате в начале первого такта работы уст- 20 ройства на выходе первого разряда регистра 1.1 коммутации будет единица, которая подается на управлякщие входы К-го старшего разряда регистров

2 и 5 множимого и множителя. Во втором такте на выходе первого разряда регистра 11 коммутации будет нулевой потенциал, а единица перейдет. во. второй разряд этого регистра и поступит на управляющие входы 30 (К-1)-го разряда регистров;:2 и 5 множимого и множителя. Таким образом, регистр 11 коммутации позволяет преобразовывать последовательный код множимогс A и множителя В, поступакщих на входы 1 и 4 устройства старшими разрядами вперед, в параллельный код. . Процесс перемножения двух чисел я и В с фиксированной запятой осуществляется по алгооитмч

Д;Ь;=А;, Ь, +2 (At 48; „+В;йА;)( где А — текущее значение множимого;

В; - текущее значение множителя )

d A; - значение )-го разряда множимого; ь 8„.„- значение (i-1)-го разряда 0 множителя.

Произведение А d В,. „получаем на выходах блока 7 элементов И, а произведение В, л А; - на выходах ":блока 3 элементов Й. Триггер 6 . 55 осуществляет задержку значения. 1-го разряда множителя 6, на один такт.

Комбинационный сумматор 9 суммирует текущие значения произведений

А; а В; ., и В; ЬА,и выдает значения 60 (К+2)-разрядйой суммы на входы комбинационного сумматора 12, где она суммируется со значениями (К+1)-разрядов суммы Ь; „, полученной в предыдущем (t-1)-м такте работы65 устройства, которая подается на первые входы комбинациснного сумматора

12 с выходов (К+1) младших разрядов регистра 8 результата. Значение младшего разряда произведения В; а А; с выхода первого элемента И блока

3 подается сразу на вход младшего разряда регистра 8 результата. Значения (К+1) разрядов суммы S„ c выходов комбинационного сумматора

12 поступает в регистр 8 результата.

Значение старшего (К+3)-го разряда суммы S с выхода переноса комбинационного сумматора 12 и значение (К+2)-го разряда суммн 5 Ä с выхода старшего (К+2)-ro разряда регистра

8 результата подаются в сумматор 13, который производит сложение двух чисел (положительных ) в; избыточной двоичной системе счисления. Положи-, тельные значения суммы поступают на выход 27 сумматора 13, а.отрицательные значения — на выход 28.

В зависимости от знака произве дения, который получается в блоке

17 анализа знака, коммутатор 14 выдает на выходы 15 и 16 положительных и отрицательных значений устройства результат произведения с выходов сумматора 13. Если знаки множимого и множителя, поступаиицие на входы 18 и 19, совпадают, то блок 17 анализа знака выдает нулевой потенциал на управляющий вход коммутатора 14, который при этом подает. на выход 15 устройства значение текущего разряда произведе. ния с выхода 27 сумматора 13, а на выход 16 устройства - с выхода 28 сумматора 13. Если же знаки множимого и множителя не совпадают по своим значениям (отрицательное произведение), то блок 17 анализа знака выдает на управляющий вход коммутатора 14 единицу и на выход 15 устройства выдается значение текущего разряда произведения с выхода 28 сумматора 13, а на выход 16 устройства с выхода 27, т.е. коммутатор меняет знак полученного произведения.

Коммутатор 14 может быть выполнен на мультиплексорах или на элементах 2И-2И-2ИЛИ.

Число разрядов регистров 2 и 5 множимого и множителя К может быть равным Af:? или (х)/2+1), что дает погрешность произведения на единицу младшего -го,.разряда, т.е. погрешность устройства соизмерима с погреш,ностью обычных устройств умножения, в которых результат округляется до

4М -го разряда.

Значение первого разряда произведения на,выходе устройства получаем в третьем такта работы устройства, Вывод результата идет последовательным

1059566

2.=A В оооо

11ОО оооо

1100

= 1; 01111 000 дА,. аВ„.. А,. В,. Е,. лА,. А.,aS,. „А,.АВ,. +B.LA. 5г

1 00 . 00 00

1 10 . 10 00

00 0000

10 0100

10 0111

00 0000

00 0000

0 10 11

0 10 11 00

0 10, 11 Ы

0 10 11 00

0 10 11 . 00

0 10 11 . 00

О.

00 0000

00 0000

00 0000

0 кодом старшими разрядами вперед.Время вычисления произведения равно n+3 тактов.

Пример . Перемножение чисел

А = 0 10IO и .S = 1 ° 1100. 5

Полученный результат Z = 10001

= 01111 = 1 ° 01111 совпадает о полу- ченным произведением Z„, Введение в устройство комбинационных сумматоров 9 и 12, блока 7 элементов И и сумматора в избыточной двоичной системе счисления позволяет упростить процесс перемножения двух чисел по сравнению с базовыми устройствами умножения двоичных чисел,; (последовательного типа). Кроме того, пред)слагаемое по сравнению с известны-40 ми устройство имеет более высокое быстродействие (n +3) тактов вместо

2n) и,меньшие аппаратурные затраты.

По сравнению с устройством, результат умножения в котором получа- 45 ется также в процессе вычисления нроиэведения, предлагаемое устройство имеет меньшие аппаратурные затраты, т.е. регистры множимого и множителя содержат 2K=п разрядов (вместо 2в), 50

00100 .01111

0000000000 отсутствует многовходовой сумматор в избыточной двоичной системе счисления (содержит и одноразрядных сум маторов), который по объему больше цвух комбннационных сумматоров (4ч одноразрядных сумматоров или n/4

ИС 1ЭЭИМЗ) и сумматора в избыточной двоичной системе счисления,на два входа. Кроме того, в устройстве множимое и множитель подаются последовательньм кодом старшими разрядами вперед..

Таким образом, предлагаемое устройство имеет более высокое быстродейсТвие (примерно в два раза . больше) по сравнению с базовьм устройством умножения последовательного типа и меньшие аппаратурные затраты по сравнению с известным устройством, работающим в избыточной двоичной системе счисления.

1059566

1/

7g

Составитель Л Медведева

Редактор A.Огар Техред.М.Надь,, Корректор A.Äçÿòêo

Заказ 9842/53 - Тираж i 06 - Нод исноеВНИИПИ Государственного комитета СССР ио делам изобретений и открытий

l13035, Москва, Ж-35, Раушская наб., д.4/5

Филиал IIIIII Патент, r.Óæãîðáä, ул.Проектная,4