Устройство для умножения

 

1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ , содержащее блок анализа знака, блок умножения, блок суммирования в азбыточной системе счисления, регистр | езультата и регистр множителя, вхоцы разрядов которого соединены с входами шюжвтеля устройства, входы блока ана пиза знака подключены к входам знаков множителя и множимого устройства, входы множимого устройства соединены с первой группой входов блока умножения, вторая группа входов которого соединена с выходами разрядов регистра множителя, выходы старших разрядов регистра результата соединены с информационными входами блока суммирования в избыточной системе счисления, о т л и ч а to ш е « е с я тем, что, с целью повышения быстродействия устройства, в него вве цен комбинационный сумматор, входы первой группы которого соединены с выходами блока умножения, -выходы младших разрядов регистре результата подклк чены к входам второй группы комбинационного сумматора, выходы разрядов ко Ш торого соединены с входами разрядов регистра результ 1та, а выход переноса с входом переноса блока суммирования в избыточней системе счисления, управляющий Бход которого соединен с выходом блока анализа знака, а выходы - с выходами устройства.

1024 О A

СОЮЗ СОВЕТСНИХ

СОЦИА ЛИСТ ИЧЕСНИХ

РЕСПУБЛИН (19) (И) g g G 06 F 7/49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3329780/18-24 (22) 14.08.81 (46) 23.06.83. Вюл. % 23 (72) В. А. Телековец (71) Таганрогский рациотехнический институт им. В. П. Калмыкова (53) 681.325 (088.8) (56) 1. Авторское свидетельство СССР

М 551643, кл, G06 F 7/52, 1975.

2. Авторское свицетельство СССР

Ж 550637, кл. 606% 7/52,. 1975.

3. Авторское свицетельство OCCAM Ж 860062, кл. 806% 7/49, 1978 (прототип). (54)(57) 1. УСТРОЙСТВО ДЛЯ УМНО

ЖЕНИЯ, содержашее блок анализа знака, блок умножения, блок суммирования в избыточной системе счисления, регистр результата и регистр .множителя, вхоцы разрядов которого соецинены с вхоцами иножителя устройства, входы блока ана пиза жака поцключены к вхоцам знаков множителя и множимого устройства, входы множимого устройства соединены с первой группой вхоцов блока умножения, вторая группа вхоцов которого соединена с выхоцами разрядов регистра множителя, выхоцы старШих разряцов регистра ре эультата соединены с информационными входами блока суммирования в избыточной системе счисления, о т л и ч а в m е . е с я тем, что, с целью повышения быстродействия устройства, в него вве ден комбинационный сумматор, входы первой группы которого соединены с выходами блока умножения, выходы млад шик разрядов регистра результата подклко» чены к входам второй группы комбинационного сумматора, выходы раэряцов к< торого соецинены с входами разряцов регистра результата, а выход переносас входом переноса блока суммирования в избыточной системе счисления, управ ляющий вход которого соецинен с выхо И дом блока анализа знака, а выходы - с выхоцами устройства.

1024906 ка.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок суммирова» ния в избыточной системе счисления содержит два сумматора, регистр, элемент HEIM, элемент ИСКЛЮЧАЮШЕЕ ИЛИ и преобразователь прямого коца в цопол нительный, причем вход переноса сое» динен с входом переноса первого сумма тора, первые входы разрядов которого соединены с информационными входами блока, управляюший вхоц которого под ключен,к первому входу элемента ИСКЛЮЧАЮШЕЕ ИЛИ, выходы разрядов первого сумматора подключены к входам разрядов регистра, выхоцы переноса и старшего разряде первого сумматора под» ключены к входам элемента ИЛИ, выход которого соединен с вхоцом переноса вто

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении специализированных устройств.

Известно устройство цля умножения, соцержашее регистры, сумматор, матри цу модулей и блок анализа. Ванное усъ ройство прецназначено цля вычисления произвецений только положительных чисел Р 1)а

I0

Известно устройство цля умножения, соцержашее регистры множимого и множителя, сумматор, матрицу моцулей сложения, блок анализа знака, блоки элементов И и блок элементов 2И-ИЛИ(2

Недостатком этого устройства являет» ся невысокое быстроцействие, которое связано с невозможностью получения ре зультата старшими разрядами вперед„

Наиболее близким к изобретению яв ляется устройство для умножения, соцер» жашее регистр Множителя, регистр мно» жимого, блок анализа знака, блок элементов И, информационные входы которого соецинены с выхоцами регистра мно жимого, коммутатор, управляюший вход которого соединен о выходом блока ана лиза знака, многовхоцовой послецова« тельный сумматор в избыточной двоичной системе счисления и цва регистра резуль тата. Выход регистра множителя соединен с управляюшим входом блока элемен» тов И, вйходы которого соединены с инрого сумматора, первые вхоцы разрядов которого соецинены с выходами разрядов регистра, первый вхоц знакового разряда второго сумматора соединен с выходом

;старшего разряда регистра, выходы раз.ряцов второго сумматора соединены с информационными входами преобразовате» ля прямого кода в дополнительный, уп равляюший вхоц которого соецинен с выхоцом знакового разряда второго сум матора и вторым вхоцом элемента ИСКЛЮЧАЮШЕЕ ИЛИ, вторые вхоцы всех разряцов первого и второго сумматоров поцключены к нулевой шине блока, выходы преобразователя ппямого кода в цо полнительный - и эпемента ИСКЛЮЧА-,, ЮЩЕЕ ИЛИ являются выхопамн блоформационными входами коммутатора, первая и вторая группы выхоцов которого соецинены соответственно с положительными и отрицательными входами многовхоцового последовательного сумматора в избыточной двоичной системе счисления, положительный и отрицательный выхоцы которого подключены к вхоцам младших разрядов соответственно первого

II второго регистров результата, выхоцы старших разрядов которых соецинены с (+1) м положительным и (а+1)-м отри цательным Входами многовходового последовательного сумматора в избыточной двоичной системе счисления (И - число разряцов множителя) $ 3) .

Недостатком этого устройства являет» ся недостаточное быстродействие, так как за один такт производится умножение только одного разряда аргументов.

Ф"

Белью изобретения,является повышение быстроцействия тстройства. ,Пля цостижения поставленной цели в устройство для умножения, еоцержашее блок анализа знака, блок умножения, блок суммирования в избыточной системе счисления, регистр результата и регистр мно» жителя,. вхоцы раэряцов которого соецинены с входами множителя устройства, цы блока анализа знака подключены к вхоцам знаков множителя и множимого устройства, входы множимого устройства

1024906

1О соединены с первой группой вхоцов блока умножения, вторая группа вхоцов которого соеаинена с выхоцами разрядов регистра множителя, выхоцы старших разряаов регистра результата соецинены с информа . ционными вхоцами &ока суммирования в избыточной системе счисления, ввецен комбинационный сумматор, входы первой группы которого соецинены с выходами блока умножения, выхоаы:млацших разрядов .регистра результата подключены к вхоцам второй группы комбинационного сумматора, выходы раэряцов которого соецинены с входами разряцов регистра результата, а выхоц переноса - с входом

15 переноса блока суммирования в избыточ- ной системе счисления, управляющий вход которого соединен с выходом блока анализа знака,а выходы — с выходами устройства „

Причем блок суммирования в избыточной системе счисления соцержиг ава сумматора, регистр, элемент ИЛИ, элемент ИСКЛЮЧАЮШЕЕ ИЛИ и преобразователь прямого коца в цополнительный, причем вход переноса соецинен с входом перено25 са первого сумматора, первые входы раз ряцов которого совцинены с информацион ными вхоаами блока, управляющий вхоц которого поаключен.. к первому вхоцу эле мента ИСКЛЮЧАЮШЕЕ ИЛИ, выходы раэ ЗО рядов первого сумматора подключены к вхоцам раэряцов регистра, выхоцы переноса и старшего раэряца первого сумматора поцключены к вхоцам элемента ИЛИ, samoa которого соецинен с вхоцом первно-З5 са второго сумматора, первые вхоцы разряаов которого. соединены с выходами разряцов регистра, первый вход знаково го разряца второго сумматора соединен с выходом .старпего раэряца регистра, выхоцы .разряцов второго сумматора сое» цинены с информационными вхоцами пре образователя прямого коаа в цополнительный, управляющий вхоц которого соединен с выхоцом знакового раэряаа второго сумматора и вторым sxonoM элемента ИСКЛЮЧАЮШЕЕ ИЛИ, вторые вхоцы всех раэряцов первого и второго сумма торов поцключены к нулевой шине блока, выхоцы преобразователя прямого коаа в дополнительный и элемента ИСКЛЮЧАЮ -

ШЕЕ ИЛИ являются выхоцами блока.

На фиг. 1 показана структурная схема устройства; на фиг. 2 - структур1йая схема блока суммирования в избыточной системе счисления.

Устройство соцержит вхоцы 1 множите ля, регистр множителя 2, блок умноже ния 3, вхоцы 4 множимого, комбинационный сумматор 5, вхоцы 6 и 7 знаков множимого и множителя, блок 8 анализа знака, блок 9 суммирования в избыточной системе счисления, регистр результата 10, выхоцы 11.

Блок 9 суммирования в избыточной системе счисления соцержит вхоц перенб са 12, сумматор 13, информационные вхо цы 14, нулевую шину 15, регистр 16> элемент ИЛИ 17, сумматор 18, преоб разователь 19 прямого коца в цополни» тельный, элемент ИСКЛЮЧАЮШЕЕ ИЛИ >20 и управляющий вхоц 21.

Вхоаы 1 множителя устройства поц ключены к вхоцам регистра множителя 2, выхоцы которого соединены с вхоцами блока умножения, другие входы которого поцключены к входам 4 множимого, а выхоаы поцключены к вхоцам первой груп пы комбинационного сумматора 5. Вхоцы 6 и 7 знв" множителя и множимого

1 соецинены с вхоаами блока 8 анализа знака, выхоц которого соецинвн с управ ляюшим входом блока 9 суммирования в избыточной системе счисления, у которо

ro вхоц переноса поцкпючен z выхоцу переноса комбинационного сумматора 8, информационные вхоцы соецинены с выхо дами старших раэряцов регистра реэуль тата 10, а выхоцы соецинены с выхоца» ми 11 устройства. Вхоцы регистра результата 10 поцключены к выхоцам комбинационного сумматора 5, вторые вхоцы разрядов которого с (1+1)-го по (й+К)й поцключены к выхоцам млаашях разряаов регистра результата 10 (>>» число разрядов множителя, K — число раэряцов мно жимого).

Вхоц 12 блока 9 суммирования в избыточной системе счисления поцключен к

sxogy переноса первого. (k.-раэряцного) сумматора 18, у которого первые вхоцы разрядов соединены с вхоцами 14 блока 9, вторые входы которых совцинены с нулевой шиной 15, выхоцы разряцов суммато ра 13 поцключены к вхоцам }(-разряцного регистра 16, выхоц переноса и выхоц старшего К го разряда сумматора 13 со вцкнены с вхоцами элемента ИЛИ 17, выхоц которого соецинен с вхоцом пере» носа второго сумматора 18, у которого первые вхоцы K младших разряцов соецяне ны с выходами регистра 16, перЬый вхоц старшего (К+1)-го разряца соецинен о пер вым вхоцомК-го раэряца, вторые вхоцы всех разряцов соецинвны с нулевой шиной 15, выходы разрядов сумматоре 18

1024906 с первого по К-й подключены к информаци онным sxoaaM преобразователя 19, управ ляюший вхоц которого соединен с выхо цом (К+1)-rо разряда сумматора 18 и с первым входом элемента ИСКЛЮЧАК3ЩЕЕ ИЛИ 20, вторым вхоцом соединен ного с вхоцом 21 блока 9, выхоцы 11 блока подключены к выхоцам преобраэова теля 19 и элемента ИСКЛЮЧАЮ111ЕЕ ИЛИ 20, Устройство работает слеаующим o6pa- зом, В начале цикла умножения регистр результата 10 сбрасывается в нулевое со стояние, в регистр множителя 2 с вхо15 цов 1 устройства заносится значение множителя параллельным двоичным ко цом. Входами 6 и 7 в блок 8 анализа знака подаются значения знаков множителя и множимого. Значение произвеце20 ния знаков множимого,и множителя с выхода блока 8 анализа знака подается на вход 21 блока 9. В каждом такте работы с входов 4 устройства эначе

25 ния К разряцов множимого, начиная со старших разрядов, подаются на вхоцы блока умножения 3, который осушествляет пе ремножение k разрядов множимого на и разрядов множителя. Результаты кажцого такта перемножения с выходов блока 3 ,умножения поцаются на первые входы раэряцов комбинационного сумматора 8, на вторые вхоцы разрядов которого с {К+1)-го по (И+К)-й с выхоцов регисъ ра результата 10 поцаются значения 35 млацших разрядов частичного результа та, полученного в npBabmyuleM такте ph боты. Значения (И+К) раэряцов данного частичного результата заносятся в ре» гистр результата 10 с выходов сумм 40 комбинапионного сумматора 5 . Зна чение (и+ К+ 1)»го разряда частичного результата с выхоца переноса комбинационного сумматора 5 и значения К раэ» рядов предыдущего частичного результа- 45 та с sbixoaos К старших разрядов регистра результата 10 подаются на входы 12 и 14 блока 9 суммирования в избыт.рчной системе счисления с основанием P=-2 .

Сумматор 13 суммирует значе» ния {tl+K+ 1)-го разряда частичного результата, поступаюшего с входа 12 бло» ка 9 на вход переноса, и Кстарших разряцов прецыдушего частичного результа та, поступаюшего на первые вхоцы раэ рядов сумматора 13 со входов 14 блока 9. С выходов сумматора 13 эначе« ния К млацших разряцов полученной суммы заносятся в регистр 16 и,кроме того, значения К-ro и (К+1)го разрядов суммы через элемент ИЛИ 17 поцаются на вход переноса сумматора 18., На выхоце элемента ИЛИ 17 имеем значение переноса.

Значение суммы заносится в регистр 16 в дополнительном.коце.

Сумматор 18 суммирует значения сум мы и переноса, при этом знаковый раэ ряц результата формируется старшим К м разрядом суммы. Полученный на выходах сумматора 18 результат в дополнительном коце поступает в преобразователь 19 и преобразуется в прямой коц. Модуль результата подается с выхоцов преобразователя 19 на выходы 11 устройства, а знак . результата получается на выходе элемен- та ИСКЛЮЧАЮЩЕЕ ИЛИ 20, на вхоцы которого подаются знак произвецения с входа 21. блоков 9 и знак результата с выхода старшего (К+1)-го разряда сумма тора .18. Результат умножения выдается на выходы 11 устройства послецователь ным кодом в избыточной системе счисле» ния с основанием 2К, старшими раз» рядами вперец. Число тактов работы уст ройства определяется числом разрядов множимого и необходимой точностю вы числения.

Таким образом, достигается увеличе ние быстродействия устройства в К раэ.

При этом блок умножения значительно проще блоков умножения параллельных устройств я макет быть выполнен на осно ве постоянного запоминаюшего устройства или на основе ВИС.

102 4906

Составитель В. Березкин

Редактор Н, Джуган Тирад A.Áàámíåö Корректор В, ри ик

Заказ 4396/45 Тираж 706 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035,Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент», r, Ужгород, ул. Проектная, 4