Оперативное запоминающее устройство

 

ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО,,содержащее первый, второй , третий коммутаторы, накопитель, блоки свертки по модулю два, блок поразрядного сравнения, четвертый коммутатор и блок управления, выходы которого соединены с управляющими входами, коммутаторов и блока по-, разрядного сравнения,информационные входы первого коммутатора являются входом устройства и Соединены с выходом четвертого коммутатора, выходы первого коммутатора соединены с входами накопителя, информационные выходы которого соединены с входами блока поразрядного сравнения, четвертого коммутатора и вторыми входами второго и третьего коммутаторов,, выхода которых подключены к входам соответствующих блоков свертки по модулю два,, выхода которых подключены к блоку управления, отличающееся тем, что, с целью упрощения устройства, оно содержит два дополнительных блока свертки по модулю два, входы которых соединены с выходами первого коммутатора, а выходы - с входами накопителя, выхо (Л ды контрольных разрядов которого подключены к входам блока управления. о: - ел

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) 3(59 G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H ABTOPCHOMV СВИДЕТЕЛЬСТВ/

4 »

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3480282/18-24 (22) 04.08.82 (46) 15..12. 83. Бюл. Р 46 (72) A.. Ф. Белов.и С. Б. Чебышев (53) 681.327(088.8)

:(56) 1. Патент CDIA Р 3685015, кл. 340-146.1, опублик. 1972..

2 ° Авторское свидетельство СССР

:Р 589623., кл. 0 11 С 29/00, 1975 (прототий). (54)(57) ОПЕРАТИВНОЕ ЗАПОМИНМО))1ЕЕ

УСТРОЙСТВО,. содержащее первый, второй, третий коммутаторы, накопитель, блоки свертки по модулю два, блок поразрядного сравнения, четвертый коммутатор и блок управления, выходы которого соединены с управляющими входами коммутаторов и блока поразрядного сравнения,.информационные входы первого коммутатора являются входом устройства и соединены с выходом"четвертого коммутатора, выходы первого коммутатора соедийены с входами накопителя, информационные выходы которого соединены с входами блока поразрядного сравнения, четвертого коммутатора и вторыми входами второго и третьего коммутаторов,, выходы которых подключены к входам соответствующих блоков свертки по модулю два, выходы которых подключены к блоку управления, о т л и ч аю щ е е с я тем, что, с целью упрощения устройства, оно содержит два дополнительных блока свертки по модулю два, входы которых соединены с выходами первого коммутатора, а I выходы - с входами накопителя, выходы контрольных разрядов которого под ключены к входам блока управления.

1061175

Изобретение относится к запомина.кицим устройствам.

Известно оперативное запоминающее устройство содержащее накопители,блок управления, подключенный к бло-, кам свертки по модулю два, блоку поразрядного сравнения и коммутатору P) .

Недостаток этого устройства — ограниченная корректирующая способность< не .позволяющая исправлять в группе 10 ошибки, кратность которых превышает единицу, что значительно. снижает на-. дежность устройства.

Наиболее близким к изобретению является резервированное оперативное;35 запоминающее устройство, содержащее накопители, блок управления, подключенный к блокам свертки по модуЛю два,. блоку поразрядного сравнения, коммутатору, входным и выходным ком- 2О мутаторам, ийформационные входы входных коммутаторов соединены соответственно. с входами устройства и выходом ,коммутатора,. а выходы — с входами со-, ответствующих накопителей, входы выходных коммутаторов подключены соответственно к выходам накопителей, а выходы - к входам соответствующих .блоков .свертки по модулю два и входам блока поразрядного сравнения и 30 коммутатора 32(.

: Однако введение резервирования

Приводит к существенному усложнению устройства.

Цель изобретения - упрощение уст. ройства.

Поставленная цель достигается тем, что в оперативное запоминающее устройство, содержащее первый, второй, третий коммутатсры, накопитель, блоки свертки по модулю.два, блок по. разрядного сравнения, четвертый коммутатор и блок управления., выходы которого соединены с управляющими вхо дами КОммутаторов,и блока поразряд:ного сравнения, информационные входы первого коммутатора являются входом устройства и соединены с выходом чет.вертого коммутатора, выходы первого .:.коммутатора соединейы с входами накопителя, информационные выходц которого соединены с входами блока порязрядного сравнения, четвертого комму

:татора и вторыми входами второго и третьего коммутаторов, выходы кото- 55 . рых подключены к входам соответству. ющих блоков свертки по модулю два, выходы которых подключены к блоку управления, введены4ва дополнительных блока свертки по модулю два, вхо 60 ды которых соединены с выходами пер.вого коммутатора, а выходы - с входами накопителя, выходы контрольных. разрядов которого подключены к входам блока управления; 65

На чертеже изображена блок-схема предлагаемого оперативного запомина- ющего устройства..

Входы 1 устройства соединены с одними информационными входами первого коммутатора 2, выходы 3 и 4 которого соедийены с соответствующими информационными входами накопителя 5.:

Выходы 3 подключены также к входам блока 6 свертки по.модулю два, выход 7 которого соединен с соответствующими входами накопителя. 5: В свою очередь, выходы 4 подключены к входам блока 8 свертки по модулю два, выход 9 которого соединен .- t входами накопителя 5. Выходы 10 и 11 накопителя 5 соединены соответственно с ,входами второго и третьего коммутаторов. 12 и 13, выходы 14 и 15 которых подключены соответственно к входам блоков 16 и 17 свертки по модулю два.

Выходы 10 и 11 накопителя 5 соедине ны-также с входами блока 18 поразрядного сравнения, выходы 19 которого подключены к одним входам четвертого коммутатора 20, другие входы которого соединены с выходами 10. и 11, а выходы 21 и 22 коммутатора 20 подключены соответственно к другим информационным входам первого коммута-, тора 2 и к выходу устройства. Выходы

23 и 24 накопителя 5, выходы 25 и 26 блоков 16 и 17 свертки по модулю два., а также выход 27 блока 18 поразрядного сравнения соединены с блоком 28 управления, выход 29 которого соединен с управляющими входами ко имутатора 2 и коммутаторов 12 и 13. Выход

30 блока 28 управления соединен с блоком 18 поразрядного сравнения, а.. выходы 31, .32 и 33 блока 28 управления подключены к коммутатору 20;

Устройство работает следующим образом. .Записываемая информация подается на входы 1 первого коммутатора 2 в виде и-разрядного слова, длина которого может быть обозначена через С .

На выходе коммутатора 2 это и-разрядное слово разделяется на два полуслова состоящие из n/2 разрядов каждое и обозначаемые соответственно А и В .

Далее каждое из полуслов Д и В по " выходам 3 и 4 соответственно поступает в накопитель 5, условно разбитый на две части, и в блоки 6 и 8 свертки по модулю два, где и анализирует ся на четность. Таким образом, в цикле записи происходит занесение в накопитель 5 и-разрядного слова и записываются контрольные биты, сформированные блоками 6 и 8 и поступившие на вход накопителя 5 с выходов

7 и 9 соответственно.

При чтении каждое полуслово по цепям с выходов 10 и 11 поступает на коммутаторы 12 и 13, блок 18 пораз-.

1061175

СоставитеЛь 0. Кулаков

Редактор Л. Алексеенко Техред.М;Тепер — Корректор М. Демч«

Ю ЙЮЮЙ Ю

Заказ 10049/53 Тираж 594 Подписное, ВНИИПИ ГосударствеиногО комитета СССР по делам изобретений и открытий.

113035, Москва, Ж-35, Раушская наб., д. 4/5

В аа @В ю

Филиал. ППП "Патент", r. Ужгород, ул. Проектная, 4 рядного сравнения и входы коммутато« ра 20 ° - По цепи с выхода 29 блока 28 управления поступает сигнал, разрешающий прохождение считанной инфор-." мации через коммутаторы 12 и 13 соот-.ветственно на выходы 14 и 15. Блоки

16 и 17 свертки осуществляют формйрование контрольных битов, поступа-, — ющих затем по выходам 25 и 26 в блок

28 управления. Контрольные биты, поступающие с блоков 16 и 17, сравниваются в блоке 28 управления с контрольными битами, считанными из накопителя 5 по цепям с выходов 23 и 24.

Елок управления осуществляет попарное сравнение:сигналов, поступивших 35 по .цепям с выходов 23-25 и 24-26.

Если йо своей логической значимости они равны, то блок 28 управления по цепи с выхода 31 выдает сигнал, по . которому считанная информация йоступает на выход 22 устройства.

Предположим, что в слове А при .чтении произошел сбой, тогда при сравнении сигналов с выходов 23-25 . и 24-26 в блоке управления последний: вырабатывает сигнал на выходе 32, по которому запрещается выдача ий- фоРмации на выход 22 и разрешается прохождение считанной информации .че-,. рез коммутатор 20 и на выход 21;

Так как сбой произошел в слове А, а слово В не искажено, то через коммутатор 20 и выход 21 слово B, по ступает на другие информационные выходы коммутатора .2, с выхода 3 которого слово. B поступает параллельно на вход блока б свертки по модулю два и на вход первой части накопите-. ля 5, где ранее записанное слово Й заменяется на слово 6 . При, этом во второй части накопителя слово Ь- Со- 40 .храняется. Блок .6 формирует контроль-,,ный бит, поступающий по цепи с выхо-, да 7 на вход первой части накопите ля.,5. После того как запись кцнтрМь-, ного бита и слова В в первой части накопителя 5 заканчивается, осуществляется считывание информации из обеих частей накопителя. Теперь уже логические значения контрольных битов, находящиеся в каждой из частей накопителя, совпадают, также как и записанные в них слова (слово B ).

Считываемая информация через коммутаторы 12 и 13 поступают на блоки

16 и 17 свертки по модулю два, с выходов 25 H 26 которых сформированные контрольные биты поступают на блок

28 управления, где сравнивается с контрольными битами, считанными из накопителя 5 по цепям с выходов 23 . и 24. Блок 28 управления сигналом по цепи с выхода 30 подключает блок 18 поразрядного сравнения, который осуществляет поразрядное сравнение слов

В,.поступивших из каждой части накопителя 5. Поразрядное сравнение выявляет неисправный разряд. первой части накопителя. Сигналы с выхода блока 18 по .цепи с выхода 19 поступают на вход коммутатора 20, на вхоД управления которого поступает сигнал с выхода 33 блока 28 управления.

По этим сигналам в коммутаторе 20 осуществляется коррекция хранящейся, в нем йервоначальной искаженной инФормации слова A:, поскольку извест ны искаженный разряд и логическое

Значение искаженного разряда.

Скорректированная информация с коммутатора 20 по цепи с выхода 21 поступает на перезапись в первую часть накопителя.5, после. чего блок

28 управления по цени, с выхода 31 разрешает прохождение скорректированной информации на выход 22 устройства. В процессе перезаписи скорректированной информации, последняя записывается в разряд, где ранее хранилась контрольная информация.