Блок формирования тригонометрических коэффициентов для процессора дискретного преобразования фурье

 

БЛОК ФОРМИРОВАНИЯ ТРИГОНОМЕТРИЧЕСКИХ КйЭФФИЦИ БНТОВ ДЛЯ ПРОЦЕССОРА .ЦИСКРЕТНрГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащий два узла постоянной памяти, регистр аот)еса, формирователь приращений адреса, счетчик циклов и счетчик итераций, информационный выход которого подключен к первому входу формирователя при эащенйй адреса, выход которого подключен к информационному входу регистра адреса, тактовый вход счетчика итераций соединен с выходом последнего разряда счетчика Ц1рслов, информационный выход которого подключен к второму входу формирователя приращений адреса, причем тактовый вход счетчика циклов, является первым тактовым входом блока , тактовые входы первого и второго узлов постоянной памяти объединены и являются вторым тактрвБГМ входом блока, отличающийс я тем, что, с целью сокращения , объеила оборудования, он содержит формирователь дополнительного кода, шесть элементов И и три элемента ИЛИ, инверсный выход старшего разряда регистра адреса соединен с первыми-йходами первого, второго и третьего элементов И, прямой выход старшего разряда регистра адреса подключен к первым входам четвертого , пятого и шестого элементов И и входу старшего разряда Формирователя дополнительного кода, выход которого подключен к второму входу четвертого элемента И, выход которого соединен с первьзм входом первого элемента ИЛИ, выход котог. рргр соединен с адресными входами, первого и второго узлов постоянной памяти, информационный выход первого узла постоянной памяти подключен к вторым входам второго и шестого элементов И, выходы кото рых соединены с первыми входами соответственно второго и третьего элементов ИЛИ, выходы которых яв .ляются выходами соответственно реальной и мнимой частей блока, ин;формационный выход второго уэла по сТоянной памяти соединен с вт.ооыми входами третьего и пятого элементов И, выходы которых подключены к вторым входам соответственно третьего и второго элементов ИЛИ, выход -го (i l,m-l) разряда регистра адреса подключен к входу i-го разряда формирователя Дополг ительного кода и

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК ()9) (II) 3(5)) G 06 F 15/332. ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ИБх,::

Н АВТРРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ, (21) 3492659/18-24 (22) 16.09.82 (46) 07.02.84. Бюл. Р 5 (72) В.,В.Звягинцев, Б.И.Павлусь и В.Б.Шевченко (71) Ордена Ленина институт кибер- нетики им. В.М.Глушкова (53) 681.32(088.8). (56) 1. Рабинер Л., Гоулд Б. Теория и.применение цифровой обработки сиг. налов. M. Мир, 1978.

2. Клан P. Специализированный процессор для быстрого решения

:задач гармонического анализа. Электроника, 1968, т.41, )) 13 (прототип). (54)(57) БЛОК ФОРМИРОВАНИЯ ТРИГО-НОМЕТРИЧЕСКИ)(КОЭФФИЦИЕНТОВ ДЛЯ ."ПРОЦЕССОРА.,ЦИСКРЕТНОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащий два узла постоянной памяти, регистр адреса., формирователь приращений адреса, счетчик циклов и счетчик итераций, информационный выход которого подключен к первому входу формирователя .приращений адреса, выход кото. рого подключен к информационному входу регистра адреса, тактовый вход счетчика итераций соединен с выходом последнего разряда счетчика циклов, информационный выход кото-рого подключен к второму входу формирователя приращений адреса, причем тактовый вход счетчика циклов является первым тактовым входом блока, тактовые входы первого и второго узлов постоянной. памяти объединены и являются вторым тактовым входом блока, о т л и ч а ю щ и й— с я тем, что, с целью сокращения объема оборудования, он содержит формирователь дополнительного кода, шесть элементов И и три элемента ИЛИ, йнверсный выход старшего разряда регистра адреса соединен

c первыми входами первого, второго и третьего элементов И, прямой выход старшего разряда регистра адреса подключен к первым входам четвертого, пятого ы шестого элементов И и входу старшего разряда формирователя дополнительного кода, выход которого подключен к второму входу четвертого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, выход кото.— . рого соединен с адресными входами. .Е первого и второго узлов постоянной памяти, информационный выход первого узла постоянной памяти подключен к вторым входам второго и шестого элементов И, выходы которых соединены с первыми входами Я соответственно .второго и третьего элементов ИЛИ, выходы которых являются выходами соответственно реальной и мнимой частей блока, информационный выход второго узла постоянной памяти соединен с втооьтмт входами третьего и пятого элементов

И, выходы которых подключены к вторым входам соответственно третьего и второго элементов ИЛИ, выход i --ro ((=1,el) разряда регистра адреса подключен к входу i -го разряда формирователя дополнительного кода и (и+1)-му входу первого элемента И, выход которого соединен. с вторым входом первого элемента ИЛИ.

1072056

Изобретение относится к вычислительной технике и может быть использовано для решения задач спектрального анализа и цифровой фильтрации.

Известны формирователи коэффициентов процессоров БПФ, состоящих из арифметического устройства, памяти для хранения входных данных, .промежуточных и конечных результатов; йостоянных запоминающих устройств для хранения таблиц тригонометрических коэффициентов и устройства управления (Q .

Недостатком блоков формирования коэффициентов является избыточная 15 емкость постоянных запоминающих устройств.

Наиболее близким к предлагаемому по технической сущности является блок БПФ, состоящий из арифмети- 70 ческого устройства, оперативного запоминающего устройства, постоянных запоминаккцих устройств, регистра адреса и оперативного запоминающего устройства, регистра адреса постоянных запоминающих -устройств, формирователя приращения адреса запоминающих устройств, счетчика циклов, счетчика итераций и.устр< йства управления.

Выходы оперативного запоминающего устройства и постоянных запоми.нающих устройств соединены с входами арифметического устройства, выход которого соединен с входом оперативного запоминающего устрой35 ства, выходы регистра адреса оперативного запоминающего устройства и регистра адреса постоянных запоминающих устройств соединены соответственно с входами оперативного за- 4О поминающего устройства и постоянных запоминающих устройств,, а входы регистров адреса соединены с выходами формирователя сигналов при. ращения регистров адреса запоминаю- 45 щих устройств, выходы счетчика циклов и счетчика итераций соединены с входами формирования сигналов приращения регистров адреаа зайсичинающих устройств,,вход счетчи- 5п ка ятераций соединен с-выходом счетчика циклов, выходы устройства управления соединены соответственно с входами арифметического устройства, оперативного и постоянных запоминающих устройств, формирователя сигналов приращения регистров адреса запоминающих устройств и счетчика циклов (2) .

Недостаток известного устройст ва заключается в избыточной емкос- О ти постоянных запоминающих устройетв.

В этих устройствах хранятся табличные значения косинусов и. синусов в диаII II

2 Н пазоне значений углов 0-(- - †) с цнскретизацией по углу, равной

1!

2-. Однако известно, что значения синусов и косинусов симметричны относительно угла Я /4. Поэтому в принципе в постОянных запоминающих устройствах достаточно хранить значения косинусов и синусов для значений углов в диапазоне 0-и/4,,т.е. половину табличных значений, используемых в прототипе. Хранение полных таблиц приводит к двукратному увеличению емкости постоянных запоминающих устройств.

Цель изобретения - сокращение объема оборудования.

Поставленная цель достигается. тем, что блок формирования тригонометрических коэффициентов для про цессора дискретного преобразования

:Фурье, содержащий два узла.постоянной памяти, регистр адреса, формирователь приращений адреса, счетчик циклов и счетчик итераций, информационный выход которого. подключен к первому входу формирователя приращений адреса, выход которого подключен к информационному входу регистра адреса, тактовый вход счетчика итераций соединен с выходом последнего разряда счетчика циклов, информационный выход которого подключен к второму входу формирователя приращений адреса, причем тактовый вход счетчика циклов является первым тактовыМ входом блока, тактовые входы первого и второго узлов постоянной памяти объединены и являются вторым тактовым входом блока, содержит формирователь дополнительного кода, шесть элементов.И и три элемента ИЛИ, инверсный выход стар« щего разряда регистра адреса соединен с первыми входами первого, второго и третьего элементов И, прямой выход старшего разряда .регистра адреса подключен к первы3 входам четвертого, пятого и шестого элементов И и входу стершего разряда фор мирователя.дополнительного кода, выход которого подключен к второму входу четвертого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с адресными входами первого и второго узлов постоянной памяти, информационный выход первого узла постоянной памяти подключен к вторым -. входам второго и шестого элементов И, ыходы которых соединены с первыми ходами соответствейно второго и третьего элементов ИЛИ, выходы которых являются выходами соответственно реальной и мнимой частей блока, информационный выход второго узла постояннбй памяти соединен с вторыми входами третьего и пятого эле

1072056 ментов и, выходы которых подключены к вторым входам соответственно третьего и второго элементов,ИЛИ, выход j --го (<=l,â-l) разряда регистра адреса подключен к входу (-ro разряда формирователя дополнительного кода и .(+1);му входу первого. элемента И, выход которого соединен с вторым входом первого элемента ИЛИ.

На чертеже изображен блок фор- 10 мирования тригонометрических коэффициентов для процессора дискретного преобразования Фурье.

Блок содержит. арифметическое устройство 1, оперативное запоми- 15 нающее устройство 2, узлы 3 и 4 постоянной памяти, регистр. 5 адреса оперативного запоминающего устройства,устройство б управления, регистр 7 адреса, формирователь 8 при.ращения адреса, счетчик 9 циклов, счетчик 10 итераций, формирователь

11 дополнительного кода, элементы

И 12 и 13, элемент ИЛИ 14, элементы И.15-18 и элементы ИЛИ 19 и 20.

В узлах 3 и 4 постоянной памяти хранятся значения тригонометричес-ких коэффициентов cosst+jsing,для углов 0-й/4 с дискретизацией no x „ равной 27 i/N причем в узле 3 хранйт- -З0 ся реальная .или косинусйая составляющая упомянутых коэффициентов, а в узле 4 - мнимая составляющая. Общее. количество дискретных значений тригонометрических коэффициентов, а З5 следовательно, и информационная емкость узлов 3: и 4 постоянной памяти, измеряемая в количестве адpecos равна - + 1, т. е. Фактически и

46 в 2 раза меньше, чем в устройствепрототипе.

Блок формирования тригонометрических коэффициентов работает следующим образом.

Устройство б управления вырабатывает сигналы, переключакюцие счетчик 9 циклов и счетчик 10.ите-, раций. В зависимости от кодов на выходе этих счетчиков в начале каждо го цикла вычислений формирователь 8 . прйращения адреса Формирует адреса ,обращения к оперативному запоминающему устройству и блокам постоянной памяти и засылает их в регистр 7 agt.,peca.. Количество разрядов у регистра 7 адреса в данном устройстве такое же, как в прототипе, и равно )og N/4, что обеспечивает присвоение 60 углу< значений, изменяющихся в интервале 0-(9 /2-2н /И). Вес старшего разряда регистра 7 адреса равен 9/4 и этот разряд в адресации узлов 3 и 4 непосредственно не участвует. . 65

Если угол.х,q в регистре 7 адреса меньше 11/4 (старший разряд регистра 7 адреса находится в состоянии 0 ). то инверсный выход старшего разряда вышеупомянутого регистра разрешает передачу содержимого остальных разрядов того же самого регистра к узлам 3 и 4 через элемент И 12 и элемент ИЛИ 14. Одновременно.инверсный выход старшего разряда регистра 7 адреса разрешает передачу считанного из узла 3 значения созх, а из узла 4 - значения ainx через .элементы И 15 и-16 и элементы ИЛИ 19 и 20 в арифметическое устройство 1.

Если же в регистре 7 адреса содер» жится угол x2>1s/4 (старший разряд вышеупомянутого регистра находится в состоянии ™1™ ), то инверсный выход старшего разряда этого регистра приобретает значение 0 и отключает элемент И 12, запрещая тем самым передачу кода адреса из регистра 7 адреса к узлам .3 и 4. В то же,время прямой выход старшего разряда регистра 7 адреса приобретает значение 1 и разрешает передачу через элемент И l3 и элемент

ИЛИ 14 дополнительного кода адреса от Формирователя 11 дополнительного кода к узлам 3 и 4. Одновременно происходит запрет передачи информа» ции с выходов узлов 3 и 4 через элементы И 15, 16 и разрешение на передачу через элементы И 17 и 18. В этом случае значение cosx2 будет поступать в арифметическое устройство 1 из..узла 4, в значение sinx<из узла:3, при угле х=х1си/4 иэ узла 4 — sioux<. Для любого угла х = xq»11/4 можно указать такой угол л х«-и/4, симметричный с х2 относительно и /4, что .будет выполняться ь равенство cosx2+ j sinxg =э i nx2+ jcosx2 угол х2 является дополнительным по отношению к углу х2. Для нахождения требуемого значения:тригонометрического коэффициента согласно приведенному выражению надо поменять местами реальную и мнимую.части, т.е. значение косинуса и синуса угла х .. созх =sinxg f . jsinx =3совх °

2 2

Аппаратно это реализуется элементами И 15-18 и элементами ИЛИ 19 и 20, осуществляющими коммутацию. выходов узлов 3 и 4 при передаче тригонометрического коэффициента и арифметическоЕ устройство 1, управляемую старшим разрядом Регистра 7 адреса. В арифметическом устройстве l осуществляется:умножение комплексного тригонометрического коэффициента, поступившего из узлов 3 и 4 на один из двух комплексных отсчетов, выбранных ия оперативного запоминающего устройства 2.

1072056

Составитель A.Áàðàíoâ

Редактор Л.Филь Техред М,Тепер КоРректоР М.Шароши

Заказ 127/41 Тираж 6,99 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4

Изобретение позволяет в 2 раза уменьшить информационную емкость постоянных запоминающих устройств, используемых для хранения тригонометрических коэФФициентов, по сравнению .с базовым устройством.