Преобразователь двоичного кода в двоично-десятичный

 

.ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ, содержащий генератор импульсов, распределитель импульсов, формирователь эквивалентов и двоично-десятичный накопительный сумматор, выходы которого являются выходами преобразователя информационный вход которого соединен с информацио.нным входом распределителя импульсов, тактовый вход которого соединен с выходом г,енератора импульсов, выход двоичного кода распределителя импульсов соединен с управляющим входом двоично-десятичного накопительного суммаг тора, информационные входы которого соединены с выходами формирователя эквивалентов, вход считывания тактов и вход подготовки которого соединены соответственно с выходом считывания тактов и с выходом подготовки распределителя импульсов, выход сброса которого соединен с входами сброса формирователя эквивалентов и двоично-десятичного накопительного сумматора, отличающийся тем, что, с целью его упрощения, в нем формирователь эквивалентов состоит из тетрад, каждая из которых содержит регистр признаков разрядов, Элемент запрета и сумматор тактов, а каждая тетрада двоично-десятичного накопительного сумматора содержит регистр промежуточных сумм, промежуточный сумматор , элемент ИЛИ, сумматор кода и элемент запрета, первый и второй входы которого соединены соответственно с выходами третьего, и четвертого разрядов сумматора кода, первые входы второго, третьего и четвертого разрядов которого соединены с выходом элемента ИЛИ, первый и второй, входы которого соединены соответственно с выходом переноса и выходом четвертого разряда промежуточного сумматора, первые входы всех разрядов которого соединены с выходами соответствующих разрядов регистра промежуточный сумм, управляющий вход и вход сброса которого являются соответственно управляющим входом и входом сброса двоично-десятичного (Л накопительного сумматора, информационные входы и выходы которого являются соответственно вторыми входами промежуточного сумматора и выходами регистра промежуточных сумм, входы, первого, второго, третьего и четвертого разрядов которого соединены соответственно с выходами первых разрядов промежуточного сумматора и сумматора кода, выходом 00 элемента запрета и выходом третье4 .го разряда сумматора кода, выход переноса которого соединен с вхоЧ дом переноса промежуточного суммаVJ тора соседней старшей тетрады двои :о ично-десятичного накопительного сумматора и первым входом первого разряда сумматора кода, вторые входы первого и второго разрядов которого соединены с выходом второго р азряда промежуточного сумматора, выход третьего разряда и выход переноса которого соединены соответственно с вторыми входами третьего и четвертого разрядов сумматора кода, выходы первого, третьего и четвертого разрядов сумматора тактов каждой тетрады формирователя эквивален

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

09) (И) 3(5)) G 06 F 5/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВ

I (21) 3414515/18-24 (22) 31.03.82 (46) 07..04.84. Бюл. Р 13 (72) Е.A.Шурмухин и A.Н.Титов (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

Р 562814, кл. G 06 F 5/02; 1975.

2. Авторское свидетельство СССР

9 666538, кл..G 06 F 5/02, 1977 (прототип) ° (54)(57) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО

КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ, содержащий генератор импульсов, распределитель импульсов, формирователь эквивалентов и двоично-десятичный накопительный сумматор, выходы которого являются выходами преобразователя, информационный вход которого соединен с информационным входом распределителя импульсов, тактовый вход которого соединен с выходом генератора импульсов, выход двоичного кода распределителя импульсов соединен с управляющим, входом двоично-десятичного накопительного сумма-. тора, информационные входы которого

1 соединены с выходами формирователя эквивалентов, вход считывания тактов . и вход подготовки которого соединены соответственно с выходом считывания тактов и с выходом подготовки распределителя импульсов, выход сброса. которого соединен с входами сброса формирователя эквивалентов и двоично-десятичного накопительного сумматора, о т л и ч а ю— щ и и с. я тем, что, с целью его упрощения, в нем формирователь эк-. вивалентов состоит из тетрад, каждая из которых содержит регистр признаков разрядов, элемент запрета. и сумматор тактов, а каждая тетраца двоично-десятичного накопительного сумматора содержит регистр промежуточных сумм, промежуточный сумматор, элемент ИЛИ, сумматор кода и элемент запрета, первый и второй входы которого соединены соответственно с выходами третьего, и четвертого разрядов сумматора кода, первые входы второго, третьего и четвертого разрядов которого соединены с выходом элемента ИЛИ, первый и второй, входы которого соединены соответственно с выходом переноса и выходом четвертого разряда промежуточного сумматора, первые входы всех разрядов которого соединены с выходами соответствующих разрядов регистра промежуточных сумм, управляющий вход и вход сброса которого являются со- д ответственно управляющим входом и входом сбрОса двОиЧно-десятичного накопительного сумматора, информационные входы и выходы которого являются соответственно вторыми входами промежуточного сумматора и выходами регистра промежуточных сумм, входы, первого, второго, третьего и четвертого разрядов которого соединены соответственно с выходами первых разрядов промежуточного сумматора н сумматора кода, выходом элемента запрета и выходом третьего разряда сумматора кода, выход переноса которого соединен с входом переноса промежуточного сумматора соседней старшей тетрады двгу ично-десятичного накопительного сумматора и первым входом первого разряда сумматора кода, вторые входы первого и второго разрядов которо.го соединены с выходом второго разряда промежуточного сумматора, выход третьего разряда и выход переноса которого соединены соответственно с вторыми входами третьего и четвертого разрядов сумматора кода, выходы первого, третьего и четвертого разрядов сумматора тактов каждой тетрады формирователя эквивален1 084779 тов соединены соответственно с входами второго, третьего и четвертого разрядов регистра признаков разрядов, управляющий вход которого является

° управляющим входом формирователя эквивалентов, вход сброса которого является входом сброса регистра признаков разрядов, выходы первого, второго и третьего разрядов которого соединены соответственно с первыми входами второго, третьего и четвертого разрядов сумматора тактов, вторые входы третьего и четвертого разрядов которого соединены соответственно с выходами третьего и четвертого разрядов регистра признаков разрядов и первым и вторым входами элемента запрета формирователя эквивалентов, выход пере! г

Изобретение относится к автоматике, телемеханике и вычислительной .технике и может быть использовано при построении преобразователей двоичного кода в двоично-десятичный.

Известен преобразователь двоичного кода в двоично-десятичный, содержащий счетчик двоичных разрядов последовательного кода, дешифратор, генератор тактовых импульсов, счетчик весовых эквивалентов, схему сравнения, счетчик повторений, блок. запрещения младшего разряда, блок запрещения тактовых импульсов (1J .

Недостатком данного преобразователя является низкое быстродействие, что вызвано преобразованием числа по тактам, циклы повторения которых вырабатываются генератором в зависимости от веса приходящего разряда (l,2,4 и т.д.). 20

Наиболее близким по технической сущности к изобретению является преобразователь двоичного кода в двоично-десятичный, содержащий генератор тактовых импульсов, рас- 25 пределитель импульсов, формирователь эквивалентов, двоично-десятичный сумматор, регистр промежуточных сумм формирователь сигнала записи, причем входы двоично-десятичных сумма- 30 торов соединены с соответствующими выходами формирователя эквивалентов, а выходы подключены к входам .регистра промежуточных сумм, тактовый вход Распределителя импульсов соединен с выходом генератора импульсов, выход двоичного кода распределителя импульсов - с управляющим входом двоичио-десятичного полнения сумматора тактов соединен с входом первого разряда регистра признакбв разрядов соседней старшей тетрады формирователя эквивалентов и первым входом первого разряда Ф9мматора тактов, вторые входы первого и второго разрядов которого соединены соответственно с выходами пер-. вого и третьего разрядов регистра признаков разрядов, выходы первого, второго и четвертого разрядов которого совместно с выходом элемента запрета формирователя эквивалентов являются выходами тетрады формирователя эквивалентов, вход . первого разряда первой тетради форе. мирователя эквивалентов является входом подготовки формирователя эквивалентов. сумматора, вход считывания тактов и вход подготовки формирователя эквивалентов соединены соответственно с выходом считывания тактов и с выходом подготовки распределителя импульсов, выход сброса которого сое- динен с входами сброса формирователя эквивалентов и двоично-десятичного сумматора (2) .

Недостатком известного преобразователя является сложность построения двоично-десятичных сумматоров, так как с увеличением разрядности двоичного кода резко возрастает оборудование распределитеЛя и формирователя эквивалентов, а также сложность в управлении.

Целью изобретения является упрощение преобразователя.

Поставленная цель достигается тем, что в преобразователе двоичного кода в двоично-десятичный, содержащем генератор импульсов, .распределитель импульсов, формирователь эквивалентов и двоично-десятичный накопительный сумматор, выходы. которого являются выходами преобразователя, информационный вход которого соединен с информационным входом распределителя импульсов, тактовый вход которого соединен с выходом генератора импульсов, выход двоичного кода распределителя импульсов соединен с управляющим входом двоично-десятичного накопительного сумматора, информационные . входы которого соединены с выходами формирователя эквивалентов, вход считывания тактов и вход подготовки которого соединены соответственно с

1084779 выходом считывания тактов и с выходом подготовки распределителя импульсов, выход сброса которого соединен с входами сброса формирователя эквивалентов .и двоично-десятичнбго накопительного сумматора, формирователь эквивалентов состоит из тетрад, каждая из которых содержит регистр признаков разрядов, элемент .запрета и сумматор тактов, а каждая тетрада двоично-десятич- 10 ного накопительного сумматора содержит регистр промежуточных сумм, промежуточный сумматор, элемент ИЛИ, сумматор кода и элемент запрета, первый и второй входы которого сое- )5 динены соответственно с выходами третьего и четвертого разрядов сумматора кода, первые входы второго, третьего и четвертого разрядов которого соединены с выходом элемента

ИЛИ, первый и вторбй входы которого соединены соответственно с выхо- дом переноса и выходом четвертого разряда промежуточного сумматора, первые входы всех разрядов которого соединены с выходами соответствующих разрядов регистра промежуточных . сумм, управляющий вход и вход сброса которого являются соответственно управляющим входом сброса двоично-десятичного накопительного сумматора, информационные входы и выходы кото- . рого являются соответственно вторыми входами промежуточного сумматора и выходами регистра промежуточных сумм, входы первого, второго, тре- 35 тьего и четвертого разрядов которого соединены соответственно с выходами первых разрядов промежуточного сумматора и сумматора кода, выходом элемента запрета и выходом третьего 40 разряда сумматора кода, выход переноса которого соединен с входом пе., реноса промежуточного сумматора соседней старшей тетрады двоично-десятичного накопительного сумматора 45 и первьм входом первого разряда сумматора кода, вторые входы первого и второго разрядов которого соединены с выходом второго разряда промежуточного сумматора, выход третьего разряда и выход переноса которого соединены соответственно с вторыми входами третьего и четвертого разрядов сумматора кода, выходы первого, третьего и четвертого разрядов сумматора тактов каждой тетрады формирователя эквивалентов соединены соответственно с входами второго, третьего и четвертого разрядов регистра признаков разрядов, управляющий вход которого является . 60 управляющим входом формирователя .эк- . вивалентов, вход сброса которого является входом сброса регистра признаков разрядон,выходы первого, второ-. го и третьего разрядов которого сое- б5 динены соотнетственно с первьми входами второго, третьего и четвертого разрядов сумматора тактов, вторые вхоцы третьего и четнертого разрядов которого соединены соответственно с выходами третьего и четвертого разрядов регистра прйзнаков разрядов и первым и вторым входами элемента запрета формирователя эквивалентов, выход переполнения сумматора тактов .соединен с входом первого разряда регистра признаков соседней старшей тетрады формирователя эквивалентов и первым входом первого разряда сумматора тактов, вторые входы первого и второго разрядов которого соединены соответственно с выходами первого и третьего разрядов, выходы первого, второго и четвертого разрядов которого совместно с выходом элемента запрета формирователя эквивалентов являются выходами тетрады формирователя эквивалентов, вход первого разряда первой тетрады формиронателя эквивалентов является входом подготовки формирователя эквивалентов °

На фиг.1 приведена структурная схема предложенного преобразователя1 на фиг.2 — временные соотношения кодовой посылки и сигналов управления.

Преобразователь двоичного. кода и дноично-десятичный содержит генератор 1 импульсов, распределитель 2 импульсов, регистр 3 признаков разрядов, сумматор 4 тактов, регистр 5 промежуточных сумм, промежуточный сумматор б, сумматор 7 кода| элемент 8 запрета формирователя эквивалентов, предназначенный для запрещения разряда весом 2 при одновременном наличии на втором входе разряда 2, элемент ИЛИ 9, который предназначен для сбора разряда 2 и сигнала переполнения промежуточного сумматора б, и элемент 10 запрета.

Регистр 3 признаков разрядов предназначен для хранения текущего значения двоичного разряда в виде двоично-десятичного эквивалента.

Регистр 3, сумматор 4 и элемент 8 запрета служит для преобразования текущего значения двоичного разряда в двоично-десятичный эквивалент., rParzczp 5 промежуточных сумм предназначен для хранения суммы значений разрядов двоичного кода н Виде дноично-десятичных эквивалентов.

Промежуточный сумматор б представляет собой двоичный сумматор и предназначен для суммирования текущего двоична-десятичного значения разряда кода с суммарным значением ранее поступивших разрядов кода.

1084779

Сумматор 7 представляет собой двоичный декадный сумматор и обеспечивает. совместно с промежуточным регистром 5, промежуточным сумматором 6, элементами ИЛИ 9 и запрета.10 формирование двоично-десятичного эк- 5 вивалента двоичного кода.

Входная информация в виде посылок последовательного кода подается на информационный вход 11 преобразователя.

Распределитель 2 импульсов выдает четыре сигнала, временные соотношения которых представлены на фиг.2: по выходу 12 импульсы считывания тактов (тактовые импульсы на 15 время кодовой посылки), по выходу 13 импульс подготовки D-входа первого разряда регистра 3 (импульс начала кодовой посылки); по выходу. 14 им-. пульс установки. в 0 регистров 3 и 5; по выходу 15 импульсы двоичного . кода (кодовая посылка).

Результат преобразования формируется на выходах 16. регистр 3 признаков разрядов, сумматор 4 так25 тов и элемент 8 запрета в соовокупности образуют тетраду формирователя 17 эквивалентов.

Регистр 5 промежуточных сумм, промежуточный сумматор 6, сумматор 7 30 кода, элементы ИЛИ 9 и запрета 10 в совокупности образуют тетраду двощчно-десятичного накопительного сумматора 18.

Преобразователь двоичного кода 35 в двоично-десятичный работает следующим образом.

На вход распределителя 2 импульсов поступают тактовые импульсы генератора 1 импульсов и кодовые по- 4О сылки на вход 11 (младшими разрядами вперед, причем одна посылка может содержать несколько кодов, подлежащих преобразованию).

Сигнал установки в 0 регистров 3 и 5 подготавливает преобразователь к приему информации.

Импульс тактовой частоты в момент наличия на информационном

D-входе первого разряда регистра 3 импульса начала кодовой посылки записывает в регистр 3 единицу, что соответствует значению разряда с весом 2О . Следующим тактовым импульсом значение в регистре 3 удваивается. При значении в регистре 3 55 чисел больше 8 сумматором 4 производится коррекция значений чисел в регистрах 3 и перенос числа 2О. 10" в тетраду и+1, где n " номер тетрады.

Значение текущего разряда в двоично-десятичном эквиваленте, формированное формирователем 17 эквивалента, суммируется сумматорами 6 с ранее прошедшими разрядами, хранящимися s регистрах S. Суммарное 65 значение с сумматоров б поступает через сумматор 7 кода на информационные входы регистра 5. Сумматор 7 преобразует числа от 0 до 18 в дврично-десятичный эквивалент. Сигнал переноса 2О. 10 с сумматора 7 поступает на информационный вход 1-го разряда сумматора 6 тетрады и+1 °

Запись, информации в регистр 5 производится импульсом соответствующего разряда входного двоичного кода, при отсутствии во входном коде разряда запись в регистр 5 не производится.

В таблице истинности указана 1Абота преобразователя в зависимости от приходящего такта (Т;) (признака текущего разряда) и разряда кодовой посылки /и /, где i — - текущий номер разряда.

Рассмотрим подробнее работу преобразователя для двоичного кода 11111 на примере двух тетрад — принцип преобразования распространяется на двоичный последовательный код любой длины, поступающий младшими разрядами вперед.

Первым тактовым импульсом с выхо- да 12 первый разряд регистра 3 с весом 2 устанавливается в единичное

О состояние 1 и поступает через сумматор 4 на D-вход второго разряда с весом 21 регистра 3 и через сумматор 6 на D-вход первого разряда с весом 2 регистра 5. .Импульс разряда кода .с весом 2 поступает по выходу 15 и переписывает значение с D-входа в регистр 5.

С выхода регистра, единичное состояние первого разряда поступает на выход 16 и через сумматор б на D-вход первого разряда регистра 5.

Ээгистр 5 хранит 1 с весом 2

По второму тактовому импульсу второй разряд регистра 3 с весом 2 устанавливается в 1,состояние с выхода второго разряда, подается через сумматор 4 íà D-вход третьегб разряда регистра 3 и через сумматоры б и 7 на Р-вход второго разряда регистра 5.

Импульс разряда кода с весом 2 переписывает значение с D-входов регистра 5 в сам регистр. С выхода. регистра 5 единичное состояние первого и второго разряДов подается на выход 16 и через сумматор б на

D-.âõîä первого разряда регистра 5, а через сумматоры 6 и 7 - на D-вход второго разряда регистра 5.

Регистр 5 хранвт 1 с весом

2 ц2 .

По третьему тактовому импульсу третий разряд регистра 3 с весом 2

2 устанавливается в единичное состояние, и его значение через сумматор 4 поступает на 0-входы третьего и чет1084779

Такты (Т) и разряды (n) последовательного кода

Веса разрядов

Устройство

Тl nl Т2 п2 ТЗ п3

1 0

0 1

0 ° 0

0 1 О

0 0

0 0

Регистр 3 признаков разрядов

0 0

2 10

2 ° 10

2 10

0 0

0 0

7 вертого разрядов регистра 3, и через элемент 8 запрета формировате ля эквивалента, сумматоры б и 7, элемент 10 запрета 1 с весом 2 поступает на D-вход третьего разряда регистра 5.

Я .,5

Импульс разряда кода с весом 2 . переписывает значение с D-входов регистра 5 в сам регистр. С выхода регистра единичное состояние первого, второго и третьего разрядов пере-10 даются на выход 16 и через сумматор 6 поступают íà D-вход первого разряда регистра 5, а через суммато- . ры 6 и 7 — на D-вход второго разряда регистра 5 и через сумматоры 6 15 и 7 и элемент 10 запрета на D-вход третьего разряда регистра 5..

Ээгистр 5 хранит 1 с весом

2о 2<. и 2Я

Четвертый тактовый импульс уста- gp навливает третий и четвертый разряды регистра 3 в единичное состояние.

Значение третьего и четвертого разрядов суммируются на сумматоре 4, в Результате единица 10 поступает 75 на D-вход первого разряда второй тетрады регистра 3, а остаток с ве-goM 2-" и 2 поступает íà 0-входы регистра 3 первой тетради.

На сумматор 6 в данном такте поступает следующая информация: с регистра 3 значения разряда с весом

2, при этом значение разряда с ве3 сом 2 при наличии разряда с весом

2 элемент 8 запрета не пропускаете с.регистра 5 значение разрядов свесом 2О 2 и 2 .

Значение разряда с весом 12 через сумматор б поступает на D-вход первого разряда регистра 5, значение разрядов с весами 2" и 22 подает-4Р ся на соответствующие разряды сумматора 7, а значение разряда с весом

2 через элемент ИЛИ 9 на вход раз3 рядов с весом 2, 2 и 2 сумматора 7. 45

В результате суммирования на сумматоре 7 единица переноса сумматора 7 (2 ° 10 ) поступает на

О

D-вход первого разряда регистра 6 второй тетрады, а остаток с весом

2 через элемент 10 запрета поступает на D-вход третьего разряда регистра 5. На входе регистров 5 двух тетрад подготавливаются разряды с весами 2 и 2" первой тетрады и 2 второй тетрады. о

Импульс разряда кода с весом 2 переписывает значение с D-входов регистров 5 в сам регистр. Значения кода с регистров 5 поступают на выходы 16 двух тетрад и через сумматоры 6 подготавливают первые разряды регистра 5 двух тетрад, а через сумматоры 6 и 7 — третий разряд регистра 5 первой тетрады.

Регистр 5 хранит единичные значения 2 и 2 в первой тетраде и 2 10 во второй тетраде.

Работа последующих тетрад при преобразовании аналогична.

При кодовой посылке меньше максимально установленной регистр 3, сумматор 4 и элемент 8 запрета продолжают работать (продолжается пересчет разрядов), однако регистр 5 закрыт для преобразования и хранит записанное число до следующей кодовой посылки.

Таким образом, предложенный преобразователь позволяет вести преобразование двоичного кода любой длины беэ увеличения объема дополнительного оборудования, увеличивается только число однотипных тетрад.

Кроме того, в преобразователе ведется преобразование кода по значениям разрядов приходящего кода, что сокращает время преобразования, при этом число тактов определяется числом разрядов кода.

Т4. п4 Т5 п5 Тб п6 Т7 п7 Т8 п8

108477 9

Продолжение таблицы устройство

Такты (Т) и разряды (п) последовательного кода

Веса разрядов

Т1 пФ Т2 п2 Т3 пЗ Т4 п4 Т5 п5 76 п6 Т7 п7 Т8 п8

0 О

0 1

2 с10

О О

0 О

О О

О О

О О

2 100 0

0 О

2 ° 100

О О

2 1

0 О 1

1 1 1 .О

0 1 0 . О

О.

Сумматор 4 Перен ° признаков тактов 2 ° 10

0 0 1

О

2, ° 10 О.

2 10 О

Перен. О

2 " 100 . 0 !

2

1 1

О 1

О О.

1 О

0 0

Регистр 5 промежут. сумм

2 10

2 10.О 1 1

0 1

0 0

1 0

2 10

2 10 о

2. 100

2 ° 100

0 0 0

0 0 0

О 0

О 0

0 О

О 0

0 0

О 1

0 О

О

1 1 1 1 1

1 1

2, 1 1 1

1 О 0

Сумматор 6 промеж. 2 сумм

1 1

1 1 0 0

2 10

1 1 0

О 0

0 О

0 О

0 . О

О О

0 О

О 0 1

О 0 О

О 0 О

0 О О

0 О . О

0 0 О

1 1 1

О. 11

0 0 1

О . 0 О

О О О

О . 1

О .О

О 0

О О

О О

0 1

1 1

1 0

О 1

1 0

О 1

0,0

1 О

0 1

1 1

1 1

О . 1

О 0

О 0

1 1

1084779

Продолжение таблицы

Такты (Т) и разряды (n) последовательного кода

Реса разрядов

Устройство .!

Т1 п1 T2 п2 .ТЗ п3 Т4 п4 45 п5 76 п6 Т7 п7 Т8 п8!

О О l 1

0 О

О О

О О О l

О О

1 О

О О О

О О

О О О О 0

О О О О О

О, 1

Сумматор 7

Перен °

2 .10

2 10

О О

0 О

0 О

О О

2. 10

0 О О

О 1 О

О О 1

Перен.

Р 9 .О. 0

0 О

О .О

2 100

2 10

2 10

2 ° 10

2 100

2 100

О 1

О О

О О

О О

0 0 1 1 О

1 1 О О 1

0 О 0 0 О 0

1 О О 1

0 0 1 1 1

0 О О 1 0

1084779

108477 9

6Уиюа М г - r l Г 1 Cg

1 ! и l

ЬУвча I8

Составитель М.варшавский

Редактор В.Данко Техред A.Áàáèíåö Корректор A-Тяско

Заказ 2011/43 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4.