Преобразователь последовательного двоичного кода в параллельный двоично-десятичный код

 

1. ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОГО ДВОИЧНОГО КОДА В ПАРАЛЛЕЛЬНЫЙ ДВОИЧНО-ДЕСЯТИЧНЫЙ КОД, содержащий элемент запрета, генератор импульсов, блок выделения младшего разряда, прямой информационный выход которого соединен с входом пуска генератора импульсов и с запрещающим входом элемента запрета, тактовый вход которого является тактовым входом преобразователя, выходной регистр, состоящий из тетрад , вход первого разряда первой тетрады которого соединен с инверсным информационным выходом блока выделения младшего разряда, вход которого является информацйонньм входом преобразователя, выходы которого являются выходами выходного регистра, дегифратор эквивалентов, счетчик повторений и счетчик двоичных ра;фядов, счетный вход которого соединен с выходом элемента запрета, управляк щий вход - с входом начала кода преобразователя, а группа выходов старших разрядов счетчика двоичных разрядов соединена с группой входов дешифратора эквивалентов, отличающийся тем., что, с целью повышения его быстродействия, в. него введены группа суммирующих тетрад, группа блоков десятичной . коррекции, группа элементов ИЛИ, дешифратор нуля и дешифратор повто- . рений, входы которого соединены с выходами младших разрядов счетчика двоичных разрядов, а выходы соединены с информационными входами счетчика повторений, выходы которого соединены с входами дешифратора нуля , Выход которого соединен с управлякмдим входом генератора импульсов, выход которого соединен со счетным входом счетчика повторений и с тактовыми входами тетрад выходного регистра, информационные входы младших разрядов которых соединены с выходами младших разрядов соответствующих суммирующих тетрад группы, кроме первой, а входы старших разрядов всех тетрад выходного регистра соединены с разрядными выходами соответствующих блоков десятичной (Л коррекции группы, выход переноса t-го блока десятичной коррекции группы (i 1-k, где k - число десятичных разрядов) соединен с входом переноса (ч +1)-ой суммирующей тетрады группы, выходы второго и тре тьего разрядов и выход переноса которой соединены с входами соответствующих разрядов (;+)-го блока десятичной коррекции группы, вход 00 4 третьего разряда которого соединен с выходом 1 -го элемента ИЛИ группы, входы которого соединены с выходом четвертого разряда и выходом перено00 са

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

- м9. м {» (1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ. (21) 3438920/18-24 (22) 11 ° 05.82 (46) 07. 04.84. Бюл. М 13 (72) Е ° А.Шурмухин и К.В.Королева (53) 681 ° 325(088.8) (56) 1 ° Авторское свидетельство СССР

)) 225551, кл. G 06 F 5/02, 1969.

2. Авторское свидетельство СССР

9 562814, кл. G 06 F 5/04, 1972 (прототип). (54)(57) 1. ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОГО ДВОИЧНОГО КОДА В IIAPAJIЛЕЛЬНЫЙ ДВОИЧНО-ДЕСЯТИЧНЫЙ КОД, содержащий элемент запрета, генератор импульсов, блок выделения младшего разряда, прямой информационный выход которого соединен с входом пуска генератора импульсов и с запрещающим входом элемента запрета, тактовый вход которого является тактовым входом преобразователя, выходной регистр, состоящий из тетрад, вход первого разряда первой тетрады которого соединен с инверсным информационным выходом блока выделения младшего разряда, вход которого является информационньм входом преобразователя, выходы которого являются выходами выходного регистра, дешифратор эквивалентов, счетчик пов— торений и счетчик двоичных разрядов, счетный вход которого соединен с выходом элемента запрета, управляющий вход — с входом начала кода преобразователя, а группа выходов старших разрядов счетчика двоичных разрядов соединена с группой входов дешифратора эквивалентов, о т - л и ч а ю шийся тем, что, с целью повышения его быстродействия, в него введены группа суммирующих тетрад, группа блоков десятичной коррекции, группа элементов ИЛИ, дешифратор нуля и дешифратор повторений, входы которого соединены с выходами младших разрядов счетчика двоичных разрядов, а выходы соединены с информационными входами счетчика повторений, выходы которого соединены с входами дешифратора нуля, выход которого соединен с управляющим входом генератора импульсов, выход которого соединен со счетным. входом счетчика повторений и с тактовыми входами тетрад выходного регистра, информационные входы младших разрядов которых соединены с выходами младших разрядов соответствующих суммирующих тетрад группы, кроме первой, а входы старших разрядов всех тетрад выходного регистра соединены с разрядными выходами Е а соответствующих блоков десятичной коррекции группы, выход переноса

t-го блока десятичной коррекции группы (1 = 1-)(, где k . — число десятичных разрядов) соединен с входом переноса (i +1) -ой суммирующей тетрады группы, выходы второго и тре тьего разрядов и выход переноса которой соединены с входами соответствующих разрядов (+1)-го блока десятичной коррекции группы, вход третьего разряда которого соединен с выходом 1 -ro элемента ИЛИ группы, входы которого соединены с выходом четвертого разряда и выходом переноса (i +1)-ой суммирующей тетрады группы, первый вход которой соединен с соответствующим выходом дешифратора эквивалентов, вторые входы всех суммирующих тетрад группы, кроме первой, соединены с выходами соответствующих тетрад выходного регистра, выходы первой тетрады выходного ре-. гистра соединены с разрядными входами первой суммирующей тетрады группы, вход переноса которой соединен со стробирующим выходом блока выцеления младшего разряда.

1084780

2. Преобразователь по п.1, .отличающийся тем, что блок десятичной коррекции содержит четырехразрядный сумматор, элемент И и элемент НЕ, выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом третьего разряда четырехраэрядного сумматора, выход четвертого разряда которого соединен с входом элемента НЕ, а выход переноса четырехразрядного сумматора является выходом переноса блока десятичной коррекции и соединен с входом переноса четырехраэрядного сумматора, выход первого разряда которого, выход элемента И и выход четвертого разряда четырехразрядИзобретение относится к вычислительной технике и предназначено для преобразования последовательного ,двоичного кода, поступающего младшими разрядами вперед, в параллельный двоично-десятичный. известен преобразователь после 4вательного двоичного кода в двоич- . н -десятичный, содержащий счетчик двоичных разрядов последовательного кода, старшие два разряда которого соединены с одним из входов дешифратора, генератор тактовых импульсов, выход которого соединен с входами счетчика весовых эквивалентов, выходы разрядов которого соединены с другими входами дешифратора, а его выходы подключены к соответствующим входам тетрад вЫходного регистра fl).

Недостатки этого преобразователя заключаются в отсутствии возможности одновременного. получения на выходе устройства всего преобразованного числа, многократном повторении поступления на вход устройства последовательного двоичного кода, наличии схем сравнения десятков и схем вычитания, для управления ко3торыми требуезся дополнительная аппаратура.

Наиболее близким к предлага емому по технической сущности и схемному построению является преобра зователь последовательного двоичного кода в параллельный двоично-десятичный, содержащий блок выделения младшего разряда, выход которого сое. динен с входом генератора импульсов,. с входом первого разряда младшей тетрады выходного регистра, с входом элемента запрета, выход кото- - 4О ного сумматора являются разрядными выходами блока десятичной коррекции, входы трех младших разрядов которого являются первыми входамь,. второго, третьего и четвертого разрядов четырехразрядного сумматора соответственно, второй вход четвертого разряда четырехразрядного сум матора является входом четвертого разряда блока десятичной коррекции, первый вход первого разряда четырехраэрядного сумматора соединен с входом первого разряда блока десятичной коррекции, вход четвертого разряда которого соединен с вторыми входами второго и третьего разрядов четырехразрядного сумматора. рого соединен с входом счетчика двоичных разрядов последовательного кода, выходной регистр и дешифратор эквивалентов °

„В известном устройстве суммирование десятичных эквивалентов преобразуемого двоичного кода осуществляется методом накопления десятичных эквивалентов двоичного кода на тетрадах выходного регистра, т.е. путем пересчета разнесенных во времени десятичных эквивалентов двоичного числа выходным регистром, который является двоично-десятичным счетчиком. Цля этого в устройство введен счетчик эквивалентов, а дешифратор эквивалентов кроме функции формирования десятичных. эквивалентов выполняет функцию разнесения их во времени (2) .

Недостаток известного преобразователя состоит в относительно низком быстродействии..

Целью изобретения является повышение быстродействия преобразователя.

Поставленная цель достигается тем, что в преобразователь послеловательного двоичного кода в параллельный двоично-десятичный код, содержащий элемент запрета, генератор импульсов, блок выделения младшего разряда, прямой информационный выход которого соединен с входом пуска генератора импульсов и с запрещающим входом элемента запрета, тактовый вход которого является тактовым входом преобразователя, выходной регистр, состоящий из тетрад, вход первого разряда первой тетрады которого соединен с инверс1084780 ным информационным выходом блока выделения младшего разряда, вход которого является информационным входом преобразователя, выходы которого. являются выходами выходного регистра, дешифратор эквивалентов, счетчик повторений и счетчик двоичных разрядов,.счетный вход которого соединен с выходом элемента запрета, управляющий вход - с входом начала кода преобразователя, а группа выходов старших разрядов счетчика двоичных разрядов соединена с группой входов дешифратора эквивалентов, дополнительно введены группа суммирующих тетрад, группа блоков 15 десятичной коррекции, группа элементов ИЛИ, дешифратор нуля и дешифратор повторений, входы которого соединены с выходами младших разрядов, а выходы соединены с инфор я мационными входами счетчика повторений, выходы которого соединены с входами дешифратора нуля, выход которого соединен с управляющим входом генератора импульсов, выход которого 25 соединен со счетным входом счетчика повторений и с тактовыми входами тетрад выходного регистра, информационные входы младших разрядов ко- . торых соединены с выходами младших Зр разрядов соответствующих суммирующих тетрад группы, кроме первой, а входы старших разрядов всех тетрад выходного регистра соединены с разрядными выходами соответствующих блоков десятичной коррекции группы, выход переноса i -го блока десятичной коррекции группы ((=1- k, где

k — число десятичных разрядов) соеди. нен с входом переноса (i +1) -ой сум мирующей тетрады группы, выходы 40 второго и третьего разрядов и выход переноса которой соединены с. входами соответствующих разрядов (i+1)-го блока десятичной коррекции группы, вход третьего разряда кото- . 45 рого соединен с выходом i -го элемента ИЛИ группы, входы которого соединены с выходом четвертого разряда и выходом переноса (i +1)-ой суммирующей тетрады группы, пер- 5р вый вход которой соединен с со.ответствующим выходом дешифратора эквивалентов, вторые входы всех суммирующих тетрад группы, кроме первой, соединены с выходами соответствующих тетрад.выходного регистра, выходы первой тетрады выходного регистра соединены с разрядными входами первой суммирующей тетрады группы, вход переноса которой соединен со стробирующим выходом блока выделения младшего разряда.

Блок десятичной коррекции содер жит четырехразрядный сумматор, элемент И и элемент НЕ, выход которого соединен с первым входом эле мента И, второй вход которого соединен с выходом третьего разряда четырехразрядного сумматора, выход четвертого разряда которого соединен с входом элемента НЕ, а выход переноса четырехразрядного сумматора является выходомопереноса блока десятичной коррекции и соединен с входом переноса четырехразрядного сумматора, выход первого разряда которого,.выход элемента и и выход четвертого. разряда четырехразрядного сумматора являются разрядными выходами блока десятичной коррекции, входы трех младших разрядов которого являются первыми входами второго, третьего и четвертого разрядов четырехразрядного сумматора соответственно, второй вход четвертого разряда четырехразрядного сумматора является входом четвертого разряда блока десятичной коррекции, первый вход первого разряда четырехразрядного сумматора соединен с входом первого разряда блока: десятичной коррекции, вход четвертого разряда которого соединен с вторыми входами второго и третьего разрядов четырехразрядного сумматора.

На фиг.1 представлена блок-схема предлагаемого преобразователя; на фиг.2 — функциональная схема двух тетрад преобразователя; на фиг.3 функциональная схема дешифратора эквивалентов.

Преобразователь содержит блок 1 выделения младшего разряда, выход которого соединен с входом элемента 2 запрета и входом генератора 3 импульсов, счетчик 4 двоичных разрядов, предназначенный для подсчета тактовых импульсов, сопровождающих разряды двоичного кода. Выходы двух младших разрядов счетчика 4 соединены с входами дешифратора 5 повторений, а выходы=тарших разрядов — с входами дешифратора б эквивалентов.

Выходы дешифратора 5 повторений соединены с входами счетчика 7 повторений, работающего на вычитание, выходы которого соединены с входами дешифратора 8 нуля, выход генератора 3 импульсов соединен со счетным. входом счетчика 7 и тактовыми входами выходного регистра 9, состоящего из тетрад 10. Регистр 9 является регистром памяти промежуточных сумм и конечного результата преобразования. Выходы тетрад 10 регистра 9 являются выходами преобразователя.

Преобразователь содержит суммирующие тетрады 11 и 12, в совокупности образующие группу суммирующих тетрад, а также группу .элементов ИЛИ 1 3 и группу блоков 14 десятичной коррекции.

1084780

Блок 14 десятичной коррекции (фиг.2) содержит четырехразрядный сумматор 15, элемент И 16 и элемент . НЕ 17,, причем вход первого, третьего и четвертого разрядов сумматора являются входами блока десятичной, коррек . 5 т ии с весом(2, 22, 2З) ° 10" - соот ветственно. Выход первого разряда сумматора является выходом блока 14 с весом 2 ° 10®, выход четвертого разряда сумматора 15 является вы.ходом блока 14 с весом 2 ° 10 .

Выход элемента И является, выходом блока 14 с весом 2 " 10, выход переноса сумматора 15 является выходом переноса блока 14 десятичной 15 коррекции с весом 10я, где m - номер тетрады преобразователя.

Дешифратор 6 эквивалентов (фиг.3) содержит два элемента ИЛИ 18.и 19 и элементы И 20-22. 20

Рассмотрим работу преобразователя при условии, что количество разрядов преобразуемого двоичного числа равно и = 17.

Вес 16 двоичных разрядов (2 -2 " f 25 и разложение их йа десятичные эквиваленты приведены в таблице.

Максимальное преобразуемое число в данном случае, равное 131071 со-. держит 7 знаков, т.е. устройство дол 30 жно содержать шесть тетрад преобразования к=6 (единицы, десятки, сотни, единицы тысяч, десятки тысяч, сотни тысяч).

Преобразование осуществляется сле.35 дующим образом.

Импульс начала кода устанавливает счетчик 4 в нулевое состояние и подготавливает блок 1 для выделения младшего разряда последователь- 40 ного двоичного кода. Поступивший на вход блока 1 первый разряд двоичного с весом 2 кода выделяется этим блоо

kGM и подается на вход первого разряда младшей тетрады 1 0 выходного регистра 9, кроме того, сигнал с блока 1 запрещает прохождение через элемент 2 запрета импульса тактовой частоты, сопровождающего разряд (младший) последовательного двоичного кода, на вход счетчика 4 двоичных 50 разрядов. Тактовые импульсы, сопровождающие второй и последующие разряды двоичного кода, просчитываются счетчиком 1). Дешифратор 5 анализирует состояние двух младших разрядов 55 счетчика 4 н заносит одно иэ значений дешифратора (1,2,4 или 8) в счетчик 7.

Кроме того, блок 1 формирует по второму тактовому импульсу строб 60 кода, который в качестве эквивалента 2 поступает на вход 2 ° 10 суммирующей тетрады 11, с его выхода — на вход .2 ° 10 блока 14 десятичной коррекции и с выхода 65 ф2 10 последней на информационный вход второго разряда младшей тетради 10 выходного регистра 9 ° Второй тактовый импульс, сопровождай щий код, с выхода элемента 2 запрета поступает в счетчик 4, состояние которого анализируется дешифратором,S и отрабатывается счетчиком 7 повторений.

При наличии в преобразуемом двоичном коде единицы второго разряда с весом 2 блок 1 выделяется импульс второго разряда кода, который запускает генератор 3, импуль(ы которого просчитываются счетчиком 7, работающим на вычитание.

Дешифратор 5 устанавливает счетчик 7 .в .состояние l . После первого импульса генератора на счетчике 7 устанавливается значение, равное 0, и дешифратор 8 нуля запрещает работу генератора 3 импульсов. Этот же импульс генератора зао носит значение 2 °,10 во второй разряд младшей тетрады 10 регистра 9.

Это значение поступает на второй вход 2 2 ° 10 суммирующей тетрады 11, о на первый вход которой поступает значение 2 с блока l. С выхода суммирующей тетрады 11 значение

2 ;10 поступает на блок 14 десятич7 о ной коррекции, с выхода которого.поступает на информационный вход

2 .10 тетрады 10 регистра 9.

Третий тактовый импульс, сопровождающий код, просчитывается счетчиком 7, состояние которого анализируется дешифратором 5, который в свою очередь заносит в счетчик 7 значение 2 .

При наличии единицы третьего разряда (2) преобразуемого кода гене.. ратор.3 формирует два импульса.

Первый импульс генератора заносит в третий разряд тетрады 10 знао чение 2 10, которое. поступает на. вход X 2 ° 10 суммирукщей тетрао ды 11, где суммируется со значением 2 с блока 1.

Результат суммирования поступает на блок 14 десятичной коррекции, с выхода которого значения 2 10 н 2 10 поступают на информацион.о ные входы второго и третьего разрядов регистра 9, и вторым импульсом с генератора 3 заносятся в регистр. !

Содержимое регистра снова поступает на суммируки4уЮ тетраду 11, где вновь суммируется со значением 2 с блока 1 и через блок 14 десятичной коррекции значение 2 10 поступает на информационный вход четвертого разряда регистра 9.

При наличии единицы четвертого разряда кода с весом 2 генератор формирует четыре импульса, первый

1084780

Номер разряда двоичного кода ес раз

2 = 2

2 е 1

2 = 4

2 = 8

3 =

2 = 16

2 ° 2

2 4

2 ° .8 (2+10+20) е 1

2 = 32

10,20

10,20

10,20

10,20

2 = 64

6 (2+1 0+20) i 2 (2+10+20) (4 (2+10+20) ° 8

2 = 128

2 = 256 б иэ которых записывает в четвертыи. разряд регистра 9 значение 2 10 о, находящееся на его информационном входе. Суммирующая тетрада 11 прибавляет к содержимому младшей тетрады 10 регистра 9 значение . 2, и результат суммирования в виде слагаемых 2 10 и 2 ° 10 поступаО ет на входы блока 14 десятичной коррекции, который формирует значение переноса 10, поступающее на вход 2 10 суммирующей тетради 12< с выхода которой это значение по- . ступает на информационный вход первого разряда второй тетрады регистра 9, куда второй импульс генератора заносит значение 2 .10", третий импульс генератора заносит значения

2 ° 10, 2 10 (12) в регистр 9, четвертый импульс последовательности импульсов, сформированный гене- 2() ратором 3 при наличии единицы четвертого разряда преобразуемого кода вводит в регистр 9 значения 2 10 ., о

2 ° 10. (14) .

В результате преобразования че- 25 тырех младших разрядов преобраэуеМо. го кода, при наличии во всех этих .разрядах значения ™ 1, в регистре

9 находится значение 15 (2 10

2 ° 10, 2О 10 ), которое соответст-.. Зо вует суммарному значению веса разрядов преобразуемого кода.

При наличии единицы пятого разряда генератор 3 импульсов формиру- ет восемь импульсов, и к содержимому регистра 9, восемь раз добавляется значение 2" 10 . Шестой тактовый импульс, сопровождающий код, просчитывается счетчиком 4 (1 заносится в третий разряд счетчика), дешифратор 6 эквивалентов формирует значения десятичных эквивалентов 10 и 20, которые поступают на входы 2 ° 10 и Z2 ° 10 суммирующей тетрады, где суммируются с содержимым тетрад регистра 9, и поступают на информационные входы разрядов регистра 9 °

Преобразование последующих разрядов кода осуществляется аналогично.

По сравнению с известным преобразователем быстродействие предлагаемого устройства увеличивается в .16 раз при неизменной частоте генератора импульсов за счет отсутствия в предлагаемом устройстве четырехраэрядного счетчика эквивален щв.

Кроме того, увеличение количества преобразуемых разрядов двоичного кода в известном преобразователе вызывает увеличение количества триггерон счетчика эквивалентов, что влечет эа собой соответствующее увеличение времени преобразования, тогда как в предлагаемом устройстве увеличение количества разрядов преобразуемого кода не вызывает снижения быстродействия устройства.

1084780

1О

2 2048.

100, 400

100t400

2 512. .2 1024

2 4096

2 = 8192

2 = 16384

2 = 32768

l5.

2 = 65536 (2+100+400) ° .1 (2+100+400 ) . 2 (2+100+400) 4 (2+100+400) 8 (2+10+80+100+8т) i 1 (2+10+80+100+ST) 2 (2+10+80+100+8т) 4 (2+10+80+100+8т) > 8

Продолжение таблицы

100,400

1о0 4ро

10,80,100,8т 1

10,80 100,8т 2

10,80,100,8т 4

10,80,100 Вт 8

1084780

ВИИИПИ Закаэ 2011/43 Тирах 699 филиал ППП "Патент", r. Ужгород, ул.Проектная, 4

Мклумэси c юаюоалмра J.1084780 фиа Х

Яч/иФ. М

Подписное