Устройство для защиты информации в блоке памяти

 

УСТРОЙСТВО ДЛЯ ЗАЩИТЫ ИНФОРМАЦИИ В БЛОКЕ ПАМЯТИ, содержащее основной и резервный источники питания , разделительные элементы, компаратор , одновибраторы, ключи и датчик сетевого напря:кения, выход которого соединен с входом элемента развязки и первым входом компаратора, выход которого подключен к первому входу первого одновибратора, выход которого соединен с первым входом первого ключа, причем выход второго одновибратора подключен к первому входу второго ключа, выход основного источника питания подключен к вторым входам компаратора и первого одновибратора и входу первого разделительного элемента, выход резервного источника питания соединен с входом второго разделительного элемента, выходы первого и второго разделительных элементов объединены и являются первым, выходом устройства, управляющим выходом которого является выход первого ключа, отличающееся тем, что, с целью повышения его на-, дежности, в него введены интегратор, элемент И; дополнительный источник питания, вход которого соединен с выходом элемента развязки, и третий ключ, выход которого соедис S нен с входом основного источника питания , причем выходы дополнительного источника питания подключены соответственно к входу третьего ключа и к вторым входам первого и второго ключей, второму входу второго одновибратора и первом г входу элеменваяА та И, второй вход которого соединен О 00 с выходом второго одновибратора, а третий вход и выход являются соот . ветственно управляющим входом и втоf рым выходом устройства.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ЗИС ii С 2 0

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬП ИЙ (21) 3517532/18-24 (22) 03.12.82 (46) 07.04.84. Бюл. У 13 (72) Ю.А. Агарок, А.В. Абрамов, Л.В. Чулкина и А.Л. Бабинов (53) 681.32?(088.8) (56) 1. Авторское свидетельство СССР

М 705527, кл. С ii С 29/00, 1977.

2. Патент США Ф 4096560, кл. 364/200, опублик. 1978 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ ЗАЩИТЫ ИНФОРМАЦИИ В БЛОКЕ ПАИЯТИ, содержащее основной и резервный источники питания, разделительные элементы, компаратор, одновибраторы, ключи и датчик сетевого напря ения, выход которого соединен с входом элемента развязки и первым входом компаратора, выход которого подключен к первому входу первого одновибратора, выход которого соединен с первым входом первого ключа, причем выход второго одновибратора подключен к первому входу второго ключа, выход основного источника питания подключен к вторым входам компаратора и первого одновибратора и входу первого разделительного элемента, выход резервного источника питания соединен с входом второго разделительного элемента, выходы первого и второго разделительных элементов объединены и являются первым выходом устройства, управляющим выходом которого является выход первого ключа, о т л и ч а ю щ е е с я тем, что, с целью повьппения его на-. дежности, в него введены интегратор, элемент И, дополнительный источник питания,. вход которого соединен с выходом элемента развязки, и третий ключ, выход которого соединен с входом основного источника питания, причем выходы дополнительного источника питания подключены соответственно к входу третьего ключа и к вторым входам первого и второго ключей, второму входу второго одновибратора и первому входу элемента И, второй вход которого соединен с выходом второго одновибратора, а третий вход и выход являются соответственно управляющим входом и вторым выходом устройства.

10849 блока памяти и обозначены времена (в микросекундах) задержек.

Предложенное устройство работает следующим образом.

Входное переменное напряжение через датчик 15 (фиг.1) подается на вход компаратора 3 и на вход дополнительного источника 2 питания, с выхода которого через ключ 14 поступает на вход основного источника 1 питания. Источник 2 обеспечивает питание одновибратора 5, ключей 7 и 8, формирующих сигнал блокировки на вы=ходе элемента И 9, в рабочем режиме,, в переходные периоды от рабочего режима в режим хранения и обратно — из режима хранения в рабочий режим.

Основной канал питания осуществля -. ет питание компаратсра 3, одновиора-тора 4, интегратора 6 и блока 16 памяти и все логические схемы МП 17 в рабочем режиме.

При нормальном функционировании вычислительного устройства, когда сетевое напряжение в допустимых пре10 делах (220 В + — X), сигналы блоки15 ровки МП 17 и блока 16 с выходов ключа 7 и элемента 9 имеют уровень логической 1, т.е. являются разреit 17 36 шающими для работы МП 17 16 памяти. Интегратор 6 обеспечивает в ременную задержку появления сигнала б скировки блока 16 памяти по отношению к сигналу блокировки МП 17 на 35 время, необходимое для свертывания микрокоманды.

При пропадании напряжения сети или снижении его ниже допустимого уровня (например„ 187 В), заданного настройкой компаратора 3, одновибратор 4 через ключ 7 вырабатывает сигнал блокировки (логический 0 ), который является запрещающим для работы МП 17. С задержкой, необходимой для оконч íèÿ операции в МП 17, одновибратср 5 и ключ 8 формируют сигнал блокировки блока 16 памяти, постугающий í" один из входов элемен-50 та И 9. на вход 18 которого подается управляющий сигнал с выхода блока .6 памяти, С выхода элемента И 9 снимается сигна.п логический "0", который блокирует работу блока !6. При Ы этом сдновибратор 5, ключи 7 и 8 и элемент И 9,. формирующие сигнал бло .èðîâêè, питаются от маломощного

04 источника 2 питания (+5 В деж ), который включается раньше и выключается позже основного источника 1, питающего логические схемы МП 1I7 и блока 16, тем самым обеспечивая за щиту ичфсрмации в блоке 16 (ОЗУ) при переходных пропессах.

При дальнейшем снижении сетевогс напряжения или провалах напряжения, когда напряжение на контакте питания элемента памят:".- пснизится до урсвн-;

:-.:,.-.::::ряжения ис:.-чника 10 питан -;:=. сатареи, т. е. i.=Еб,т,q .i . блскинный блок 16 (ОЗУ) перейдет в режи : xpàI-:åêèÿ информации, ри восста:Овлснии сетев; †:гс напря; вЂ,с.:,ия - ññëå провала или возраста:- ии -.:ше допустимо",î уровня (например, I87 В) включается источник 2 питания (+ -: В деж.) и " задержкой — основной источник 1 питания.Одновибратор

4 и ключ 7.,переходят в состояние логическои 1",. в результате снимается блокировка с МП 17. Соответственно одновибратор 5, ключ 8 и элемент

И " переключаются, причем на выходе

Jii>". i I é И 9 — сигнал лОгическОЙ

Блох 16 разблскир-- ется и переходит в рабочий режим.

Указанная последсвателькссть переключения источников питания и сигналов блскирОвк.".=. Осе спечивает непре рььное питание блока памяти и -.ем самым ссуществляе: оТ потерь формации в ОЗУ при аварии или коммутациях сети переменногс тока.

Использование новых элементов интегратора, элемента И и дополнительного источника питания в предлагаемом устройстве повышает надежность по сравнению с известным устройство, так как, во-первых, с помощьз: интегратора создается временная задержка ме ;цу сигналами блокировк = МП и блo«a памяти (ОЗУ) с тем, чтсиы !. редупредить-. МП Об ЯЭЯрии пи— тания к дать возможность завершить предьдуцуя операцию дс Обращения

03 ", Кроке того, на элементе И зявершяется фОрмирОВяние сигналя блОки ровки ОЗУ,, синхронизированное с обра-щением к ОЗУ, Введение малсмощ;-oro дополнительного источника питания с временным опережением при включении (выключении) основногo источника пи1084904 тания повышает надежность зациты информации и сохраняет энергетический ресурс резервного источника питания батареи

Технико-экономическое преимущество предложенного устройства заключается в более высокой надежности по сравнению с. известньж.