Устройство для тестового контроля памяти

 

УСТРОЙСТВО ДЛЯ ТЕСТОВОГО КОНТРОЛЯ ПАМЯТИ, содержащее формирователь контрольных сигналов, коммутаторы , регистр считанной информации, входы которого являются информационными входами устройства, одни из вь1ходов соединены с одними из входов блока контроля считанной информации, а другие выходы - с другими входами блока контроля считанной информации и одними из входов блока коррекции, другие входы которого подключены к одним из выходов блока контроля считанной информации, а выходы - к информационным входам первого коммутатора , управляющие входы которого являются входами обращения устройства, выход первого коммутатора и другой выход блока контроля считанной информации являются одними из выходов устройства, другими ходами которого являются выходы второго коммутатора, одни из входов которого подключены к выходам формирователя контрольных сигналов, входы которого являются управляющими входами устройства, отличающееся тем, что, с целью упрощения устройства , в него введены блоки местного управления , третий коммутатор, регистр контрольной информации и регистры управляющих сигналов, причем одни из входов третьего коммутатора и первого блока местного управления объединены и являются адресными входами устройства, другие входы третьего коммутатора соединены соответственно с одними из входов блока контроля считанной информации, с входами формирователя контрольных сигналов и входами регистров упi равляющих сигналов, с управляющими входами первого коммутатора, регистра конСЯ трольной информации, второго блока местного управления и регистров управляющих сигналов и с выходами второго блока местного управления, входы которого подключены соответственно к одним из выходов первого блока местного управления и к другим выходам блока контроля считанной информации , управляющие входы которого сое динены с другими выходами первого блока ОС местного управления, другие входы второго оо ю коммутатора подключены соответственно к одним из выходов первого блока местного управления и к контрольным входам первоСАЭ го коммутатора и выходам регистра кон4 трольной информации, входы которого соединены с выходами третьего коммутатора.

СОЮЗ .СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

>up G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИ „"

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3526003/18-24 (22) 20.12.82 (46) 30.03.84. Бюл. № 12 (72) Е. Я. Белалов, Э. В. Рудаков, С. П. Саламатов и И. А. Чалчинский (71) Киевский ордена Трудового Красного

Знамени завод электронных вычислительных и управляющих машин (53) 681.327 (088.8) (56) 1. Селлерс Ф. Методы обнаружения ошибок в работе ЭЦВМ. М., «Мир», 1972, с. 293 — 295.

2. Авторское свидетельство СССР № 744577, кл. G 06 F 11/00, 1978 (прототип). (54) (57) УСТРОЙСТВО ДЛЯ ТЕСТОВОГО

КОНТРОЛЯ ПАМЯТИ, содержащее формирователь контрольных сигналов, коммутаторы, регистр считанной информации, входы которого являются информационными входами устройства, одни из выходов соединены с одними из входов блока контроля считанной информации, а другие выходы — с другими входами блока контроля считанной информации и одними из входов блока коррекции, другие входы которого подключены к одним из выходов блока контроля считанной информации, а выходы — к информационным входам первого коммутатора, управляющие входы которого являются входами обращения устройства, выход первого коммутатора и другой выход блока контроля считанной информации являются одними из выходов устройства, другими вы„„SU„„1083234 А ходами которого являются выходы второго коммутатора, одни из входов которого подключены к выходам формирователя контрольных сигналов, входы которого являются управляющими входами устройства, отличающееся тем, что, с целью упрощения устройства, в него введены блоки местного управления, третий коммутатор, регистр контрольной информации и регистры управляющих сигналов, причем одни из входов третьего коммутатора и первого блока местного управления объединены и являются адресными входами устройства, другие входы третьего коммутатора соединены соответственно с одними из входов блока контроля считанной информации, с входами формирователя контрольных сигналов и входами регистров управляющих сигналов, с управляющими входами первого коммутатора, регистра контрольной информации, второго блока местного управления и регистров управляющих сигналов и с выходами второго блока местного управления, входы которого подключены соответственно к одним из выходов первого блока местного управления и к другим выходам блока контроля считанной информации, управляющие входы которого сое динены с другими выходами первого блока местного управления, другие входы второго коммутатора подключены соответственно к одним из выходов первого блока местного управления и к контрольным входам первого коммутатора и выходам регистра контрольной информации, входы которого соединены с выходами третьего коммутатора.

1083234

Изобретение относится к вычислительной технике и может найти применение в вычислительных системах, осуществляющих программный контроль запоминающих устройств.

Известны устройства содержащие регистры входной, управляющей и выходной информации, узел управления памятью, формирователи контрольных разрядов, узлы контроля входной и выходной информации (1).

Недостатком этого устройства является ограниченность функциональных возможностей.

Наиболее близким по технической сущности к предлагаемому является устройство для,тестового контроля памяти, содержащее регистр управляющей информации, регистр входных данных, регистр чтения данных, регистр выходных данных, узлы контроля уп- 20 равляюшей информации, входных и выходных данных, узел управления памятью, первый узел формирования контрольных разрядов, второй узел формировайия контрольных разрядов, память, входной коммутатор и выходной коммутатор, причем информационные входы входного коммутатора, подключенного своим выходом к второму информационному входу памяти, соединены соответственно с выходом первого увла формирования контрольных разрядов и третьим выходом регистра управляющей информации, информационные входы выходного коммутатора, соединенного выходом с входом контрольных разрядов выходного регистра данных, соединены соответственно с выходом второго узла формирования кон- З трольных разрядов и выходом контрольных разрядов регистра чтения данных, управляющие входы входного и выходного коммутаторов подключены соответственно к второму и третьему выходам узла управления па мятью (2) .

Недостатком прототипа является то, что для задания кода контрольных разрядов при проверке используется часть адресных разрядов, что делает невозможным проверку памяти с ограниченным объемом из-за ма- 4s лого количества адресных шин, и требуется дополнительное приемопередающее оборудование, поскольку для передачи контрольных разрядов и специального признака диагностических операций необходимо наличие дополнительных шин интерфейса, а выбор комбинации контрольных разрядов ограничен областью свободных адресов памяти, не занятых программой, так как код контрольных разрядов соответствует отдельным адресам, что усложняет устройство и ограничивает область его применения.

Цель изобретения — упрощение устройства.

Поставленная цель достигается тем, что в устройство для тестового контроля памяти, содержащее формирователь контрольных сигналов, коммутаторы, регистр считанной информации, входы которого являются информационными входами устройства, одни из выходов соединены с одними из входов блока контроля считанной информации, а другие выходы — с другими входами блока контроля считанной информации и одними из входов блока коррекции, другие входы которого подключены к одним из выходов блока контроля считанной информации, а выходы — к информационным входам первого коммутатора, управ ляющие входы которого являются входами обращения устройства, выход первого коммутатора и другой выход блока контроля считанной информации являются одними из выходов устройства, другими выходами которого являются выходы второго коммутатора, одни из входов которого подключены к выходам формирователя контрольных сигналов, входы которого являются управляющими входами устройства, введены блоки местного управления, третий коммутатор, регистр контрольной информации и регистры управляющих сигналов, причем одни из входов третьего коммутатора и первого блока местного управления объединены и являются адресными входами устройства, другие входы третьего коммутатора соединены соответственно с одними из входов блока контроля считанной информации, с входами формирователя контрольных сигналов и входами регистров управляющих сигналов, с управляющими входами первого коммутатора, регистра контрольной информации, второго блока местного управления и регистров управляющих сигналов и с выходами второго блока местного управления, входы которого подключены соответственно к одним из выходов первого блока местного управления и к другим выходам блока контроля считанной информации, управляющие входы которого соединены с другими выходами первого блока местного управления, другие входы второго коммутатора подключены соответственно к одним из выходов первого блока местного управления и к контрольным входам первого коммутатора и выходам регистра контрольной информации, входы которого соединены с выходами третьего коммутатора а.

На фиг. 1 представлена функциональная схема предлагаемого устройства; на фиг. 2 и 3 — функциональные схемы первого и второго блоков местного управления соответственно; на фиг. 4 — функциональ-. ная схема блока контроля считанной информации.

Устройство содержит (фиг. 1) первый 1 и второй 2 коммутаторы, регистр 3 контроль1083234 ной информации, формирователь 4 контроль.ных сигналов, первый блок 5 местного управления, третий коммутатор 6. На фиг. 1 показана контролИруемая память 7. Устройство содержит также регистр 8 считанной информации, блок 9 контроля считанной информации, блок 10 коррекций, второй блок 11 местного управления и регистры, 12 — 14 управляющих сигналов, предназначенные для хранения кода номера области памяти, кода блокировки коррекции ошибки и кода блокировки формирователя контрольных сигналов соответственно. На фиг. 1 обозначены управляющие 15 и адресные 16 входы, входы 17 обращения, информационные входы 18 и выходы 19 — 21 устройства.

Первый блок местного управления содержит (фиг. 2) элементы НЕ 22 и 23, элемен-. ты И 24- — 27 и элемент ИЛИ 28.

Второй блок местного управления содержит (фиг. 3) элемент НЕ 29 и элементы -20

ИЗОи 31.

Блок контроля считанной информации содержит (фиг. 4) формирователь 32 сигналов кода Хемминга, сумматор 33 по модулю два, элементы НЕ 34 и 35, элементы И 36 и 37 и дешифратор 38 номера корректируемого разряда.

Формирователи 4 и 32 могут быть реализованы на интегральных микросхемах (ИМС) типа К155ИП2, коммутатор 2 может быть выполнен на ИМС типа К555КП11, регистр 8 считанной информации — на ИМС

К155ТМ7 блок 10 коррекции — на ИМС

К555ЛП5, дешифратор 38 — на ИМС

К155ИДЗ, а контролируемая память 7— на ИМС К565РУЗ.

Каждое слово, хранящееся в памяти 7, состоит из информационных и контрольных разрядов, сформированных, например, по коду Хэмминга.

Устройство работает следующим образом.

Необходимо организовать программный доступ к регистру 3 (фиг. 1). Такой доступ осуществляется за счет выделения этому регистру в общем пространстве доступных процессору (не показан) адресов одного конкретного адреса.

Значения регистра 13, 14 и 12 определяются процессором в зависимости от необходимого режима проверки.

В зависимости от значения регистра 13 блок 5 вырабатывает сигнал запрещения коррекции корректируемой ошибки, и корректируемая ошибка блоком 9 представляется как некорректируемая. Регистры 13 и

14 не действуют в области хранения программ, определенной регистром 12.

В зависимости от значения регистра 14 блок 5 определяет, какая информация запишется в контрольные разряды памяти 7: контрольные разряды, сформированные формирователем 4, исходя из значений инфор25

55 мационных разрядов, или значения контрольных разрядов с регистра 3, заданные процессором.

В обычных операциях записи информации в память 7, когда адрес, поступающий от процессора, не совпадает с адресом регистра 3 и регистры 13 и 14 находятся не в диагностических режимах, данные с процессора поступают на первые входы памяти 7 и на входы формирователя 4, и контрольные разряды с выхода формирователя 4 через коммутатор 2 поступают в память 7.

На входы 17 устройства поступают управляющие сигналы операции записи. Информация в виде информационных и контрольных разрядов хранится в памяти 7.

В обычных операциях чтения по коду операции чтения, поступающему из процессора на входы 17 устройства, информационные и контрольные разряды данных поступают из памяти 7 на регистр 8 и с выходов его на блок 9, где анализируются на наличие ошибки. В случае отсутствия ошибки в считанных данных данные через блок 10 поступают на вход коммутатора 1 и по управляющему сигналу с процессора поступают с выхода коммутатора 1 в процессор. В случае обнаружения корректируемой ошибки в считанных данных блок 9 определяет номер корректируемого разряда, данные корректируются блоком 10, после чего поступают на выход коммутатора 1.

В случае обнаружения некорректируемой ошибки блоком 9 в процессор выдается сигнал некорректируемой ошибки.

По сигналу некорректируемой ошибки блок 11 вырабатывает управляющие сигналы и через коммутатор 6 в регистр 3 поступает адрес слова, по которому возникла некорректируемая ошибка.

Сбойный адрес, записанный в регистре 3, может быть прочитан процессором при подаче им управляющего сигнала на коммутатор 1, при этом информация из регистра 3 поступает через коммутатор 1 на выход 20 устройства (к процессору).

В диагностических режимах по значению регистра 13 блок 5 может запрещать коррекцию корректируемой ошибки блокам 9 и 10, при этом корректируемая ошибка представляется как некорректируемая, и, как в случае некорректируемой ошибки, процессор имеет возможность прочитать адрес, по которому произошла ошибка.

По значению регистра 14 блок 5 разрешает запись в память 7 данных, записанных процессором в регистр 3, а не контрольных разрядов, сформированных формирова-. телем 4. В этом диагностическом режиме по управляющим сигналам блока 5 блок 11 определяет направление коммутации сигналов коммутатором 6 и в регистр 3 занесутся данные из процессора, при этом через

1083234

ЦРцг, 7 коммутатор 2 в память 7 запишутся данные из регистра 3, т.е. фиксированные значения контрольных разрядов, которые могут и не совпадать со значениями, формируемыми формирователем 4 при обычном режиме работы. При последующем чтении информации по этому же адресу блок 9 должен отреагировать на рассогласование информационных и контрольных разрядов.

Фиксированные значения контрольных разрядов могут подбираться для каждой опе рации записи такими, чтобы вызвать желаемую реакцию при работе блока 9 во время последующей операции чтения по тому же адресу.

Для полной проверки памяти 7 блоков 9 и 10 такими реакциями должны быть коррекция каждого разряда выбираемой информации из единицы в нуль и наоборот — из нуля в единицу, а также формирование сигнала некорректируемой ошибки. Количество примеров подбирается таким образом, чтобы были максимально активизированы в работе элементы хранения и контроля.

Действие регистра 13 и 14 не распространяется на область хранения программ, что позволяет хранить в проверяемой памяти программу тестового контроля памяти и программно, без вмешательства оператора, вести контроль памяти 7.

Изменяя область хранения программ (первые или вторые шестнадцать К памяти), можно проверить всю память 7 на наличие ошибок хранения информации.

Запрещая коррекцию корректируемой ошибки, манипулируя записываемой информацией, создавая любой код несоответствия

15 между информацией и фиксированными контрольными разрядами, устройство обеспечивает полную проверку работы формирователя 4, коммутаторов 1 и 2, памяти 7, регистра 8, блоков 9 и 10.

Преимущество предлагаемого устройст20 ва заключается в упрощении его по сравнению с прототипом.

l083234 иг.

Составитель Т. Зайцева

Редактор Е. Кривина Техред И. Верес Корректор О Билак

Заказ 1761/45 Тираж 575 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и оч крытий

1,13035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», r. Ужгород, ул. Проектная, 4