Запоминающее устройство с исправлением ошибок

 

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ИСПРАВЛЕНИЕМ ОШИБОК по авт. св. № 920845, отличающееся тем, что, с целью повьппения надежное, ти, оно содержит элементы ИЛИ, ИЛИ-НЕ и И, причём входы элемента ШШ подключены к выходам регистра сдвига, входы элемента ИЛИ-НЕ соединены с соответствующими выходами блока кодирования , а выход подключен к первому входу .элемента И, второй вход которого соединен с выходом элемента ИЛИ, выход элемента И является выхо ,дом устройства.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

3(5ц G 11 С 29 ОО

ОйИСАНИЕ ИЗОЬГЕтсниЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (61) 920845 (21) 3544719/18-24 (22) 26.01.83 (46) 30.03.84. Бюл. Ф 12 (72) В.Н. Горшков, С.N. Богданов и М.Н. Кондратьев (53) 681.327.6(088.8) (56) 1. Авторское свидетельство СССР

Ô 920845, кл. С 11 С 29/00, 1982 (прототип) . (54) (57) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

С ИСПРАВЛЕНИЕМ ОШИБОК по авт. св.

„,Я0„„1 0832 37 А

9 920845, о т л и ч а ю щ е е с я тем, что, с целью повышения надежнос", ти, оно содержит элементы ИЛИ, ИЛИ-НЕ и И, причем входы элемента ИЛИ подключены к выходам регистра сдвига, входы элемента ИЛИ-НЕ соединены с соответствующими выходами блока кодирования, а выход подключен к первому входу .элемента И, второй вход которого соединен с выходом элемента

ИЛИ, выход элемента И является выхо.дом устройства.

37 2 исправлением ошибок введены элементы

ИЛИ, ИЛИ-НЕ и И, причем входы элемента ИЛИ подключены к выходам регистра сдвига, входы элемента ИЛИ-НЕ блока кодирования, а выход подключен к rfepaoMy входу элемента И, второй вход которого соединен с выходом элемента ИЛИ, выход элемента И является дополнительным выходом устройства.

На чертеже изображена структурная схема предлагаемого изобретения.

Устройство содержит накопитель 1, группу сумматоров 2 по модулю два, регистр 3 сдвига с числом разрядов на единицу больше числа разрядов считанного слова, регистр. 4 числа, блок 5 коррекции, блок б кодирования-декодирования, генератор 7 импульсов, служащий для генерации начальной единицы, блок 8 местного управления, состоящий, например, из последовательного соединенных двухразрядного регистра и дешифратора режима диагностики (на чертеже не показаны), элемент ИЛИ 9, элемент ИЛИ-НЕ 10, элемент И 11 и дополнительный выход 12.

Выход регистра 4 подключен к первым входам блока 5 н блока 6, выход . которого соединен с вторым входом блока 5. Входы сумматоров 2 подключены соответственно к выходам накописоединен с вторым входом блока 6, первым входом регистра 3 и входом генератора 7, выход которого подключен к второму входу регистра 3. Выходы регистра 3 сдвига соединены с входами эпемента ИЛИ 9. Выходы блока

6 подключены к входам элемента

ИЛИ-НЕ 10, выход которого соединен с первым входом элемента И 11, второй вход которого подключен к выходу элемента ИЛИ 9. Вход блока 8 является управляющим входом устройства, на который подаются сигналы процессора (на чертеже не показан) . Выход 12 элемента И 11 является дополнительным выходом устройства.

Работу устройства рассмотрим при функционировании в трех основных режимах.

Основной рабочий режим. Слово, считанное из накопителя 1,через сумматоры 2 поступает на регистр 4. Поскольку в этом режиме регистр 3 посf 1 0832

Предлагаемое изобретение относится к запоминающим устройствам, в которых производится контроль работоспособности накопителя и аппаратуры для коррекции ошибок. соединены с соответствующими выходами

По основному авт.св. 920845 известно запоминающее устройство с исправлением ошибок, содержащее накопитель, сумматоры по модулю два, генератор импульсов, регистр сдвига, 1О блок местного управления, блок коррекции, блок кодирования-декодирования и регистр числа, выход которого подключен к первым входам блока коррекции и блока копирования-декодирования, .выход которого соединен с вторым входом блока коррекции, выход которого является выходом устройства, входы сумматоров по модулю два подключены соответственно к выходам накопителя и регистра сдвига, а выходы — к входам регистра числа, выход . блока местного управления соединен с вторым входом блока кодирования-декодирования, первым входом регистра сдвига и входом генератора импульсов, выход которого подключен к второму входу регистра сдвига, вход блока местного управления является управляющим входом устройства f13 .

В таком устройстве при контроле аппаратуры для коррекции ошибок в регистре сдвига имитируется ошибка, которая с помощью сумматоров по модулю два вносится в считываемое из на- теля 1 и регистра 3, а выходы — к ! копителя слово, При этом, если в сум- входам регистра 4. Выход блока 9

35 маторах по модулю два в одном или нескольких разрядах имеются отказы, которые равносильны наличию кода "0" на соответствующих входах сумматоров, 4 соединенных с выходами регистра сдвига, то при этом контроль аппаратуры для коррекции ошибок либо Совсем не производится (при отказах в "0" всех входов сумматоров по модулю два, соединенных с выходами регистра сдвига), либо производится не в полной мере (при отказах рассмотренного типа на одном или нескольких входах сумматоров по модулю два) . Следовательно, недостатком этого устройства является неполнота контроля его узлов, что обуславливает низкую достоверность контроля устройства.

Цель предлагаемого изобретения— повышение достоверности контроля устройства.

Поставленная цель достигается тем, что в запоминающее устройство с

Составитель В. Гордонова

Редактор Е. Кривина Техред О.Неце Корректор А. Ильин, Заказ 3464 Тираж 575 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35; Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 з 1083 тоянно находится в нулевом состоянии, то слово поступает на регистр 4 без изменения. На выходе элемента ИЛИ 9 при этом код "0", который закрывает элемент И 11. Следовательно, на выходе 12 в этом режиме код "0". Если при считывании данных произошла ошибка, то блок 6 формирует корректирующий код и блок 5 исправляет ошибку или, если произошпа двойная 1р ошибка, то блок 6 запрещает коррекцию и выдает сигнал сбоя.

Первый режим диагностики. Из процессора выдается код режима Д 1, при котором блок 8 формирует сигнал, запрещающий коррекцию ошибок. В этом режиме регистр сдвига 3 также обнулен. Поэтому на выходе элемента ИЛИ 9 и выходе 12 устройства код "0". Считанная информация поступает в процес- п сор без исправления и сравнивается с эталоном. Таким образом может быть обнаружена неработоспособная ячейка памяти.

Второй режим диагностики. Из про- gg цессора выдается код режима Д 2, при котором блок 8 снимает запрет коррекции ошибки и включает генератор 7.

При считывании информации накопителя 1 начальная единица заносится в нулевой разряд регистра сдвига 3, что приводит при правильной работе соответствующего сумматора 2 по модулю два к инверсии нулевого разряда считанного слова. Таким образом ими35 тируется одиночная ошибка в нулевом разряде, которая должна быть исправлена, что контролируется процессором путем сравнивания с эталоном. При этом на выходе 7 элемента ИЛИ 9 код

"1", а на выходе элемента ИЛИ-НЕ 10— код "0". Элемент И 11 закрыт и на выходе Я устройства нулевой сигнал.

Если сумматор 2 по модулю два, соответствующий нулевому разряду, отказал таким образом, что это равносильно подаче на его вход, соединенный с

237 4 выходом регистра 3 сдвига, кода "0", то ошибка вноситься не будет. В этом случае на всех выходах блока 6 кодирования-Декодирования код "0" . Следовательно, на выходе элемента ИЛИ-НЕ

10 будет код "1". Так как на выходе элемента ИЛИ 9 также код "1", то элемент И 11 открывает.ся и на выходе

12 устройства формируется единичный сигнал, соответствующий о неработоспособности сумматора 2 по модулю два нулевого разряда. При каждом последующем считывании информации -единица в регистре 3 передаетея в следующий разряд, то есть происходит имитация .одиночной ошибки поочередно в каждом разряде считанного слова. Одновременно также производится, контроль сумматоров 2 по модулю два соответствующих разрядов. При переходе единицы в последний разряд регистра 3 происходит инверсия сразу в двух разрядах считанного слова, то есть имитируется двойная ошибка, которая не исправляется, но должна быть обранужена.

Таким образом, при правильной ра:боте блока 6 и сумматоров 2 по модулю два в К циклах считывания (где К— число разрядов считанного слова) происходит сравнение с эталоном, а в (К+1) цикле считывания происходит запланированный сбой, который учитывается процессором. Если сумматоры 2 по модулю два неработоспособны и не вносят в этом режиме искусственную ошибку, то на выходе 12 устройства формируется единичный сигнал.

Технико-экономическим преимуществом предлагаемого устройства по сравнению с прототипом является более высокая достоверность контроля узлов, которая обусловлена тем, что за счет введения всего трех нескольких элементов И, ИЛИ и ИЛИ-НЕ в режиме диагностики Д 2 производится контроль работоспособности сумматоров по модулю два.