Процессор быстрого преобразования фурье

 

1. ПРОЦЕССОР БЫСТРОГО ПРЕОБРАЗОВАНР1Я .ФУРЬЕ, содержащий арифметический блок, первый и второй локи памяти, блок постоянной Памяти,блок управления, три формирователя адреса , два элемента И и два элемента PfflH, причем выходы первого и второго элементов И соединены с первыми входами соответственно первого и второго элементов ИЛИ, выходы которых подключены соответственно к первому и второму-входу операндов арифметического блока, входы действительной и мнимой части коэффициентов которого соединены соответственно с первым и вторым выходами блока постоянной памяти, вход которого соединен с выходом первого формирователя адреса, выходы второго и третьего формирователей адреса соединены с адресными входами соответственно первого и второго блоков памяти, первые и вторые выходы которых соответственно объединены и являются соответственно первым и вторым информационными выходами процессора, а первые входы первого и второго элементов И являются соответственно первым и вторым информационными входами процессора , отличающийся тем, что, с целью повышения быстродействия процессора, он содержит первый , второй, третий и четвертый элементы 2 И-ИЛИ, первый и второй сумматоры по модулю 2, первый и второй элементы НЕ, причём первый выход блока управления соединен с первыми входами первого и второго элементов 2 И-ИЛИ, выходы которых подключены к вторым входам соответственно первого и второго элементов ИШ, второй выход блока управления подключен к вторым входам первого и второго Элементов 2 И-ИЛИ, третьи и четвер (Л тые входы которых подключены соответственно к первому и второму выходам первого блока памяти, третий выход блока управления соединен с вторыми входами первого и второго элементов И, четвертый выход блока управления подключен к входу первого 00 формирователя адреса, пятый выход блока управления соединен с входом 4 управления приемом информации арифметического блока, выходы действиСО тельной части первого и третьего 00 операндов которого соединены с первыми входами соо ветственно третьего и четвертого элементов 2 И-ИЛИ, выхо ды которых подключены к первым входам соответственно первого и второго сумматоров по модулю 2, выходы которых подключены соответственно к первым и вторым информационным входам первого и второго блоков памяти, шестой выход блока управления соединен с входом управления суммированием

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU „„1086438 (ц G 06- F 15/332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3442140/18-24 (22) 24.05.82 (46) 15.04.84. Бюл. Ф 14 .(72) В.Э.Вершков, Ю.И.Ветохин, А.В.Голубева,„ Н.С.Парфенов и А.Т.Прокошенков (53) 681.32(088.8) (56) 1. Авторское свидетельство СССР

Р 421994, кл. G 06 F 15/332, 1974.

2. Авторское свидетельство СССР

У 736112, кл G 06 F 15/332, 1980 (прототип). (54)(57) 1. ПРОЦЕССОР БЫСТРОГО ПРЕОБРАЗОВАНИЯ .ФУРЬЕ, содержащий арифметический блок, первый и второй блоки памяти, блок постоянной памяти, блок управления, три формирователя адреса, два элемента И и два элемента ИЛИ, причем выходы первого и второго элементов И соединены с первыми входами соответственно первого и второго элементов ИЛИ, выходы которых подключены соответственно к первому и второму входу операндов арифметического блока, входы действительной и мнимой части коэффициентов которого соединены соответственно с первым и вторым выходами блока постоянной памяти, вход которого соединен с выходом первого формирователя адреса, выходы второго и третьего формирователей адреса соединены с адресными входами соответственно первого и второго блоков памяти, первые и вторые выходы которых соответственно объединены.н являются соответственно первым и вторым информационными выходами процессора, а первые входы первого и второго элементов И являются соответственно первым и вторым информационными входами процессора, отличающийся . тем, что, с целью повышения быстродействия процессора, он содержит первый, второй, третий и четвертый элементы 2 И-ИЛИ, первый и второй сумматоры по модулю 2, первый и второй элементы НЕ, причем первый выход блока управления соединен с первыми входами первого и второго элементов 2 И-ИЛИ, выходи которых подключены к вторым входам соответственно первого и второго элементов ИЛИ, второй выход блока управления подключен к вторым входам первого и второго элементов 2 И-ИЛИ, третьи и четвертые входы которых подключены соответственно к первому и второму выходам первого блока памяти, третий выход блока управления соединен с вторыми входами первого и второго эле-ментов И, четвертый выход блока управления подключен к входу первого формирователя адреса, пятый выход блока управления соединен с входом управления приемом информации арифметического блока, выходы действительной части первого и третьего операндов которого соединены с первыми входами соответственно третьего и четвертого элементов 2 И-ИЛИ, выхо. да которых подключены к первым входам соответственно первого и второго сумматоров по модулю 2, выходы которых подключены соответственно к первым и вторым информационным входам первого и второго блоков памяти, шестой выход блока управления соединен с входом управления суммированием

1086438 арифметического блока, вход управле. ния вычитанием которого подключен к выходу первого элемента НЕ, вход которого соединен с шестым выходом блока управления, седьмой и восьмой выходы которого соединены соответственно с вторыми и третьими входами третьего и четвертого элементов 2 ИИЛИ, четвертые входы которых подключены к выходам мнимых частей соответственно первого и второго операндов арифметического блока, девятый и десятый выходы блока управления подключены к вторым входам соответственно первого и второго сумматоров по модулю 2, одиннадцатый выход блока управления соединен с управляющим входом первого блока памяти и входом второго элемента НЕ, выход которого подключен к управляющему входу второго блока памяти, двенадцатый и тринадцатый выходы блока управления соединены с входами задания адреса соответственно второго и третьего формирователей адреса, выходы переполнения которых .подключены соответственно к первому и второму входам блока управления, четырнадцатьп выход которого подключен к входу задания приращения адреса первого и второго формирователей адреса, пятнадцатый выход блока управления является выходом информации выдачи npoqdccopa а третий и четвертый входы блока управления, являются соответст-. венно тактовым входом и входом синхронизации приема процессора.

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок управления содержит счетчик этапов, дешифратор этапов, счетчик итераций, дешифратор итераций, синхронизатор, четыре сдвиговых регистра, первый и второй коммутатор, шесть триггеров, . тридцать элементов И, тринадцать элементов ИЛИ и шесть элементов НЕ, причем выход первого элемента НЕ соединен с первым входом первого элемента И, выход которого подключен к первому входу первого элемента ИЛИ, выход которого соединен с тактовым входом счетчика этапов, выход которого подключен -к входу дешифратора этапов, первый выход которого подключен к первому, входу второго элемента ИЛИ, выход которого соединен с входом второго элемента НЕ и первым входом второго элемента И, второй вход котороro объединен с первыми входами третьего, четвертого, пятого элементов И, вторым входом первого элемента И и счетным входом первого триггера, второй выход дешифратора этапов соединен с первым входом третьего элемента ИЛИ, вторым входом второго элемента ИЛИ, входом первого элемента НЕ, вторым входом пятого элемента И и вторым входом четвертого элемента И, выход которого соединен с тактовым входом счетчика итераций, первый выход которого соединен с третьим входом пятого элемента И, выход которого подключен к второму входу первого элемента ИЛИ, третий выход дешифратора этапов соединен с первым входом четвертого элемента ИЛИ, вторым вхо" дом третьего элемента ИЛИ и третьим входом второго элемента ИЛИ, четвертый выход дешифратора этапов подключен к второму входу четвертого элемента ИЛИ и третьему входу третьего элемента ИЛИ, первый выход первого коммутатора соединен с первым входом четвертого элемента И и входом синхронизатора, выход которого соединен. с первым входом шестого элемента И, первым входом пятого элемента.ИЛИ и единичным входом второго триггера, выход которого подключен к первому входу седьмого элемента И, выход ко" торого соединен с тактовым входом первого регистра сдвига, выход кото рого соединен с вторым входом пятого элемента ИЛИ, первыми входами вомьйого, девятого, десятого, одиннадцатого, двенадцатого, тринадцатого, четырнадцатого и пятнадцатого элементов И, второй выход первого коммута-. тора соединен с нулевым входом второго триггера и входом первого сдвигового регистра, управляющий вход которого -подключен к выходу пятого элемента ИЛИ, выход синхронизатора соединен с первым входом шестого элемента ИЛИ, выход которого соединен с входом второго сдвигового регистра, выход которого подключен к первому входу седьмого элемента ИЛИ, второй вход которого соединен с выходом шестого элемента И, второй вход которого объединен с первым входом шестнадцатого элемента И, вторым входом четырнадцатого элемента И и подключен к четвертому выходу дешифратора этапов, выход третьего элемента ИЛИ подключен к вторым входам тринадцатого элемента И

10864 и восьмого элемента И, выход которого соединен со счетным входом третьего триггера, единичный выход которого подключен к первым входам семнадцатого, восемнадцатого элементов И, вторым входом десятого, одиннадцатого, пятнадцатого, шестнадцатого элементов И и третьему входу четырнадцатого элемента И, .выходы второго и третьего элементов И соединены соответственно с,еДиничным и нулевым входами третьего триггера, нулевой выход которого подключен к второму входу девятого элемента И и третьему входу тринадцатого элемента И, выход которого соединен с первым входом восьмо- го элемента ИЛИ, второй вход которого является четвертым входом блока управления, второй выход дешифратора этапов соединен с вторым входом восемнадцатого элемента И и третьим входом девятого элемента И, выход которого подключен к первому входу девятого элемента ИЛИ, второй вход которого соединен с выходом десятого элемента И, третий вход которого соединен с вторым входом семнадцатого элемента И, первым входом первого коммутатора и подключен к выходу четвертого элемента ИЛИ, пятый выход дешифратора этапов соединен с вторым входом двенадцатого элемента И, выход . которого соединен с третьим входом девятого элемента ИЛИ и является пятнадцатым выходом блока управления, выходы семнадцатого, восемнадцатого элементов И и девятого элемента ИЛИ соединены соответственно с первым, вторым и третьим входами второго коммутатора, первый и второй выходы которого являются соответственно двенадцатым и тринадцатым выходами блока управления, первый выход дешифратора этапов является третьим выходом блока управления и подключен к входу третьего элемента НЕ, выход которого соединен с первым входом девятнадцатого элемента И, второй вход которого подключен к выходу четвертого эле- мента НЕ, вход которого соединен с выходом шестнадцатого элемента И, выход которого является вторым выходом блока управления, а выход девятнадцатого элемента И является первым выходом блока управления, третий выход первого коммутатора соединен с единичным входом четвертого триггера, единичный выход которого подключен к третьему входу пятнадцатого элемен38 та И, выход которого соединен с нулевым входом четвертого триггера и вторым входом шестого элемента ИЛИ, третий вход которого соединен с выходом четырнадцатого элемента И, управляющие входы синхронизатора, второго сдвнгового регистра и второй вход седьмого элемента И объедй ены и являются третьим входом блока управле ния, выход восьмого элемента ИЛИ соединен с вторым входом первого коммутатора и входом третьего сдвигового регистра, выход которого подключен к первому входу десятого элемента ИЛИ и единичному входу пятого триггера, единичный выход которого соединен с первым входом двадцатого элемента И, выход которого подключен к тактовому входу четвертого сдвигового регистра, выход которого подключен к третьему входу первого коммутатора и первым входом двадцать первого, двадцать второго, двадцать третьего и двадцать четвертого элементов И, первый выход первого коммутатора соединен с нулевым входом пятого триггера и управляющим входом четвертого сдвигового регистра, вход которого подключен к выходу десятого элемента ИЛИ, второй вход которого объединен с первыми входами двадцать пятого, двадцать шестого, двадцать седьмого, двадцать восьмого, двадцать девятого элементов И, вторым входом двадцать третьего элемента И и подключен к единичному выходу шестого триггера и образует восьмой выход блока управления, нулевбй выход шестого триггера подключен к первому входу тридцатого элемента Й, в.жрому входу двадцать второго элемента И и является седьмым выходом блока управления, выход третьего элемента ИЛИ соединен с вторым входом двадцать четвертого элемента И, выход которого подключен к счетному входу шестого триггера, единичный и нулевой входы которого соединены с выходами соответственно второго и третьего элементов И, второй выход дешифратора этапов соединен с вторыми входами двадцать пятого, тридцатого и двадцать шестого элементов И, первый выход дешифратора итераций соединен с третьим входом двадцать пятого и тридцатого элемеп;тов И, входом пятого элемента НЕ, выход которого подключен к третьему входу двадцать шестого элемента И, выход которого соединен с первым вхоI 08б438 дом одиннадцатого элемента ИЛИ, второй вход которого объединен с первым входом двенадцатого элемента ИЛИ и подключен к выходу двадцать пятого элемента И, выход тридцатого элемента И, соединен с вторым входом двенадцатого элемента ИЛИ, выход четвертого элемента ИЛИ подключен к второму входу двадцать седьмого элемента И, третьему входу двадцать третьего элемента И и входу шестого элемента НЕ, выход которого подключен к третьему входу двадцать второго элемента И, выход которого подключен к первому входу тринадцатого элемента ИЛИ, второй вход которого соединен с выходом двадцать третьего элемента И, третий выход дешифратора итераций является шестым выходом блока управления и соединен с вторым входом двадцать восьмого элемента И, выход которого является девятым выходом блока управления, четвертый выход дешифратора этапов подключен к второму входу двадцать девятого элемента И, выход которого является десятым выходом блока управления, выходы одиннадцатого, двенадцатого

Изобретение отиосится к области вычислительной техники и может быть использовано для решения задач цифровой обработки сигналов.

Известно устройство для вычисления коэффициентов Фурье, в котором быстродействие повышается за счет совмещения вычислений. Устройство содержит блоки умножения, суммирующие блоки, регистры действительной и мнимой частей весового коэффициента E 13 °

Несмотря на применение четырех множительных блоков и одновременное выполнение операций умножения, сложения и вычитания, устройство отличается сравнительно небольшим быстродейст вием, так как результаты вычислений оказываются записанными в те же ре-. гистры, куда записываются исходные данные. Поэтому вычислительное устройство не может начать обработку следующих операндов до тех пор, пок;

20 и тринадцатого элементов ИЛИ и выход двадцать седьмого элемента И соединены соответственно с четвертым, пятым, шестым и седьмым входом второго коммутатора, второй выход двадцатого элемента И и тактовый вход третьего сдвигового регистра объединены и образуют третий вход блока управления, первый, второй, третий и четвертый выходы дешифратора итерации являются четырнадцатым выходом блока управления, выход первого триггера соединен с четвертым входом первого коммутатора и восьмым входом второго коммутатора и является одиннадцатым выходом блока управления, первый выход дешифратора этапов является третьим выхо; дом блока управления, выходы четвертого и седьмого элементов ИЛИ являются четверчъйк выходом блока управления, выход одиннадцатого элемента И, выходы второго и третьего сдвиговых регистров и выход восьмого элемента ИЛИ образуют пятйй выход блока управления, а пятый и шестой входы первого коммутатора являются соответственно первым и вторым входами блока управления. ранее вычисленные результаты не будут переписаны в 03У.

Наиболее близким техническим решением к изобретению является устройство для вычисления коэффициентов

Фурье, содержащее блоки умножения, суммирующие блоки, регистры действительной и мнимой частей входных операндов, регистры действительной и мнимой частей весового коэффициента, регистры действительной и мнимой частей выходных операндов, а также промежуточные регистры, обеспечивающие повышение быстродействия вычислений за счет совмещения работы блоков ум- ножения и суммирующих блоков С2 3.

К недостаткам данного устройства следует отнести относительно небольшое быстродействие при вычислении коэффициентов Фурье от действительной последовательности входных данных; кроме того, реализуемая в нем организация вычислений коэффициентов

1086438

Фурье от действительной последова- которого соединены с первыми входами тельности требует значительных объе- соответственно третьего и четвертого мов оперативной памяти. элементов 2 И-ИЛИ, выходы которых

Цель изобретения - повышение быст- подключены к первым входам соответст-. родействия и упрощение устройства. 5 венно первого и второго сумматоров по модулю 2, выходы которых подключеПоставленная цель достигается ны соответственно к первым и вторым тем, что в процессор, содержащий (. информационным входам первого и втоарифметический блок, первый и второй р го блоков памяти, шестой выход блоблоки памяти, блок постоянной памяти ка управления соединен с входом управблок управления, три формирователя ления суммированием арифметического адреса, два элемента И и два элемен- блока, вход управления вычитанием та ИЛИ, причем выходы первого и втокоторого подключен к выходу первого рого элементов И соединены с первыми элемента НЕ, вход которого соединен входами соответственно первого и вто- 15 с шестым выходом блока управления, рого элементов ИЛИ, выходы которых седьмой и восьмой выходы которого соподключены соответственно к первому единены соответственно с вторыми и и второму входу операндов арифметитретьими входами третьего и четверточеского блока, входы действительной го элементов 2 И-ИЛИ, четвертые вхои мнимой части коэффициентов котаро- 20 ды которых подключены к выходам мни- го соединены соответственно с первым мых частей соответственно первого и и вторым выходами блока постоянной второго операндов арифметического блопамяти, вход которого соединен с вы- ка, девятый и десятый выходы блока ходом первого формирователя адреса, управления подключены к вторым входам выходы второго и третьего формировасоответственно первого и второго сумтелей адреса соединены с адресными маторов по модулю 2, одиннадцатый вывходами соответственно первого:и вто- ход блока управления соединен с управрого блоков памяти, первые и вторые ляющим входом первого блока памяти выходы которых соответственно объеди- и входом второго элемента НЕ, выход иены и являются соответственно перЗО которого подключен к управляющему вым и вторым информационными выхода- входу второго блока памяти, двенадцами процессора, а первые входы пврво- тый и тринадцатый выходы блока управго и второго элементов И являются пения соединены с входами задания соответственно первым и вторым инфорадреса соответственно второго и третьмационными входами процессора, содер- его формирователей адреса, выходы пежит первый, второй, третий и четверреполнения которых подключены сооттый элементы 2 И-ИЛИ, первый и второй ветственно к первому и второму входам сумматоры по модулю 2, первый и вто- блока управления, четырнадцатый выход рой элементы НЕ, причем первый выход которого подключен к входу задания блока управления соединен с первыми

40 приращения адреса первого и второго входами первого и второго элеменформирователей адреса, пятнадцатый тов —, выходы которых подклю- выход блока управления является выхочены к вторым входам соответственно дом информации выдачи процессора, а первого и второго элементов ИЛИ, вто- третий и четвертый входы блока управ- рой выход блока управления подключен л н ления, являются соответственно такток вторым входам первого и второго элементов. 2 И-ИЛИ, р вым входом и входом синхронизации

И-ИЛИ, третьи и четвертые приема процессора. входы которых подключены соответстБлок управления содержит счетчик венно к .первому и второму выходам перво г б этапов, дешифратор этапов, счетчик первого лока памяти, третий выход блока управления соединен с в низатор, четыре сдвиговых регистра, входами первого и второго элеменпервый и второй коммутаторы, шесть тов, четвертыи выход блока управлетриггеров, тридцать элементов И, ния подключен к входу первого форми- тринадцать элементов ИЛИ и шесть элерователя адреса, пятый выход блока ментов НЕ, причем выход первого элеуправления соединен с входом управпения приемом инф ац м информации а ифметичес мента HF, соединен с первым входом р фметичес- .первого элемента И, выход которого первому входу первого. кого блока, выходы действительной .-:,подключен к первому части первого и третьего операндов - элемен ИЛИ нта, выход которого соедиS 10864 нен с тактовым входом счетчика этапов, выход которого подключен к входу дешифратора этапов, первый выход которого подключен к первому входу второго элемента ИЛИ, выход которого соединен с входом второго элемента НЕ и первым и входом второго элемента И, второй вход которого объединен с первыми входами третьего, четвертого, пятого элементов И, вторым входом !О первого элемента И и счетным входом первого триггера, второй выход дешифратора этапов соединен с первым входом третьего элемента ИЛИ, вторым входом второго элемента ИЛИ, входом первого элемента НЕ, вторым входом пятого элемента И и вторым входом четвертого элемента И, выход которого соединен с тактовым входом счетчика итераций, выход которого соеди- щ нен с третьим входом пятого элемента И, выход которого подключен к второму входу первого элемента ИЛИ, третий выход дешифратора этапов соединен с первым входом четвертого элемента ИЛИ, вторым входом третьего элемента ИЛИ и третьим входом второго элемента ИЛИ, четвертый выход дешифратора этапов подключен к второму входу четвертого элемента ИЛИ и третьему входу третьего элемента ИЛИ, первый выход первого коммутатора соединен с первым входом четвертого элемента И и входом синхронизатора, выход которого соединен с первым вхо35. дом шестого элемента И, первым вко- до..1 пятого элемента ИЛИ и единичным входом второго триггера, выход которого подключен к первому входу седь мого элемента И, выход которого сое- 4О динен с тактовым входом первого регистра сдвига, выход которого соединен с вторым входом пятого элемента ИЛИ, первыми входами восьмого, девятого, десятого, одиннадцатого, двенадцатого, тринадцатого и четырнадцатого и пятнадцатого элементов И, второй выход первого коммутатора соединен с нулевым входом второго триггера и входом первого сдвигового регистра, управляющий вход которого подключен к выходу пятого элемента ИЛИ, выход синхронизатора соединен с первым входом шестого элемента ИЛИ, выход которого соединен с

55 входом второго сдвигового регистра, выход которого подключен к первому входу седьмого элемента ИЙИ, второй вход которого соединен с выходом

38 6 шестого элемента И, второй вход которого объединен с первым входом шестнадцатого элемента И, вторым входом четырнадцатого элемента И и подключен к четвертому выходу дешифратора этапов, выход третьего элемента ИЛИ подключен к вторым входам тринадцатого элемента И и восьмого элемента И, выход которого соединен со счетным входом третьего триггера, единичный выход которого подключен к первым входам семнадцатого, восемнадцатого элементов И, вторым входом десятого, одиннадцатого, пятнадцатого, шестнадцатого элементов И и третьему входу четырнадцатого элемента И, выходы второго и третьего элементов И соединены соответственно с единичным и нулевым входами третьего триггера, нулевой выход которого подключен к второму входу девятого элемента И и к третьему входу тринадцатого элемента И, выход которого соединен с первым входом восьмого элемента ИЛИ, второй вход которого является четвертым входом блока- управления, второй выход дешифратора этапов соединен с вторым входом восемнадцатого элемента И и третьим входом девятого элемента И, выход которого подключен к первому входу девятого элемента ИЛИ, второй вход которого соединен с выходом десятого элемента И, третий вход которого объединен с вторым входом семнадцатого элемента И, первым входом перsore коммутатора и подключен к выходу четвертого элемента ИЛИ, пятый выход дешифратора этапов соединен с вторым входом двенадцатого элемента И, выход которого соединен с третьим входом девятого элемента ИЛИ и является пятнадцатым выходом блока управления, выходы семнадцатого, восемнадцатого элементов И и девятого элемента ИЛИ соединены соответственно с первым, вторым и третьим входами второго коммутатора, первый и второй выходы которого являются соответственно двенадцатым и тринадцатым выходами блока управления, первый выход дешифратора этапов является третьим выходом блока управления и подключен к входу третьего элемента НЕ, выход которого соединен с первым входом девятнадцатого элемента И,. второй вход которого подключен к выходу четвертого элемен,а Й, второй вход которого подключен к выходу четвертого элемента НЕ, вход которого соединен с выходом шестнад5S

7 3086 цатого элемента И, выход которого является вторым выходом блока управ- ления, а выход девятнадцатого элемента И является первым выходом блока управления, третий выход первого коммутатора соединен с единичным входом четвертого триггера, единичный выход которого подключен к третьему входу пятнадцатого элемента И, выход которого соединен с нулевым входом четвертого триггера и вторым входом шестого элемента ИЛИ, третий вход которого соединен с выходом четырнадцатого элемента И, управляющие входы синхронизатора, второго сдвигового регистра и второй вход седьмого элемента И объединены и являются третьим входом блока управления, выход восьмого элемента HIIH соединен с вторым входом первого коммутатора и входом третьего сдвигового регистра, выход которого подключен к первому входу десятого элемента ИЛИ и единичному входу пятого триггера, единичный выход которого соединен с первым входом двадцатого элемента И, выход которого подключен к тактовому входу четвертого сдвигового регистра, выход которого подключен к третьему входу первого коммутатора и первым входом двадцать первого, двадцать второго, 30 двадцать третьего и двадцать четвертого элементов И, первый выход пер-вого коммутатора соединен с нулевым входом пятого триггера и управляющим входом четвертого сдвигового регистра, вход которого подключен к выходу десятого элемента ИЛИ, второй вход которого соединен с первыми входами двадцать пятого, двадцать шестого, двадцать седьмого, двадцать вось- 4О мого, двадцать девятого элементов И, вторым входом двадцать третьего элемента И и подключен к единичному выходу шестого триггера и образует восьмой выход блока управления, нуле-45 вой выход шестого триггера подключен к первому входу тридцатого элемента И, второму входу двадцать второго элемента И и является седьмым выходом блока управления, выход третьего 5О элемента ИЛИ соединен с вторым входом двадцать четвертого элемента И, выход которого подключен к счетному входу шестого триггера, единичный и нулевой входы которого соединены с выходами соответственно второго . и третьего элементов И, второй выход дешифратора этапов соединен с вторы- .

438 8 ми входами двадцать пятого, тридцатого и двадцать шестого элементов И, первый выход дешифратора итераций соединен с третьим входом двадцать пятого и тридцатого элементов И и входом пятого элемента НЕ, выход которого подключен к третьему входу двадцать шестого элемента Я, выход которого соединен с первым входом одиннадцатого элемента ИЛИ, второй вход которого объединен с первым входом двенадцатого элемента ИЛИ и подключен к выходу двадцать пятого элемента И, выход тридцатого элемента И соединен с вторым входом двенадцатого элемента ИЛИ, выход четвертого элемента ИЛИ подключен к второму входу двадцать седьмого элемента И, третьему входу двадцать третьего элемента И и входу шестого элемента НЕ, выход которого подключен к третьему входу двадцать второго элемента И, выход которого подключен к первому входу тринадцатого элемента ИЛИ, второй вход которого соединен с выходом двадцать третьего элемента И, третий выход дешифратора итераций является шестью выходом .блока управления и соединен с вторым входом двадцать восьмого элемента И, выход которого является девятым выходом блока управления, четвертый выход дешифратора этапов подключен к второму входу двадцать девятого элемента И, выход которого является десятым выходом блока управления, выходы одиннадцатого, двенадцатого и тринадцатого элементов HJIH и выход двадцать седьмого элемента И соединены соответственно с четвертым, пятым, шестым и седьмым входом второго коммутатора, второй выход двадцатого элемента И и тактовый вход третьего сдвигового регистра объединены и образуют третий вход блока управления, первый, второй, третий и четвертый выходы дешифратора итерации являются четырнадцатым выходом блока управления, выход первого триггера соединен с четвертым входом первого коммутатора и восьмым входом второго коммутатора и является одиннадцатым выходом блока управления, первый выход дешифратора этапов является третьим выходом блока управления, выходы четвертого и седьмого элементов ИЛИ являются четвертым выходом блока управления, выход одиннадцатого элемента И, выходы второго и третьего сдвиговых регист1086438

10 ров и выход восьмого элемента ИЛИ образуют пятый выход блока управления, а пятый и шестой входы первого коммутатора являются соответственно первым и вторым входами блока управ- 5 ления.

На фиг. 1 представлена схема процессора; на фиг. 2 — 10 — соответственно арифметический блок, формирователь адресов постоянной памяти, формирователь адресов (оперативной памяти), блок управления, узел этапов, узел управления считыванием, узел управшвния записью, входной и выходной коммутаторы. t5

Процессор быстрого преобразования

Фурье содержит арифметический блок 1, блоки (оперативной) памяти 2, 3, блок,постоянной памяти 4, формирователь адресов (постоянной памяти) 5, формирователи адресов (оперативной памяти) 6, 7, блок управления 8, четыре элемента 2 И-ИЛИ 9-12, два элемента И 13 и 14, два элемента HJIH 15 и 16, два сумматора по модулю 2 17 и 18, элементы НЕ 19 и 20, информа-. ционные входы 21, 22, тактовый вход 23, вход синхронизации приема чисел 24, информационные выходы процессора 25, 26, выход синхронизации 30 выдачи чисел 27, выходы 28-41 блока 8, выход 42 элемента НЕ 19, выходы 43-44 формирователей 6 и 7 соответственно.

На фиг. 2 представлена функциональная схема арифметического блока 1, который соответствует вычислительному устройству прототипа и содержит регистры 45 реальной и 46 мнимой частей первого числа иэ пары 4б обрабатываемых комплексных чисел, регистры 47 и 48 реальной и мнимой частей комплексного весового коэффициента, матричные умножители 49-52, сумматоры 53, 54, регистры 55 реаль- 45 ной и 56 мнимой частей второго числа из пары обрабатываемых комплексных чисел, сумматоры 57-60, регистры 61, 62 хранения реальной части соответственно первого и второго комплексного 50 результата вычислений и регистры 63, 64 хранения мнимой части соответственно первого и второго комплексного результата вычислений.

На фиг. 3 представлена.функцио, нальная схема формирователя адресов постоянной памяти 5, который содержит счетчик адреса 65 на а разрядов, элемент НЕ 66, группу элементов 2 ИИЛИ 67 - 67>

На фиг. 4 представлена функциональная схема формирователя адресов (оперативной памяти) 6 (7), который содержит регистр адреса на е разрядов, состоящий из триггеров 681- 68 „, элемент И на (м-1) вход 69, элемент ИЛИ íà (tn-1) вход 70, двухвходовые элементы И 71, 72, двухвходовые элементы ИЛИ 73 — 73 элемен1 ttt- t» ты НЕ 741 — 74» двухвходовой элемент И 75, две группы трехвходовых элементов И 76„ 76 »„, И 771

-77П., двухвходовые элементы ИЛИ 78, 79 — 79щ, сумматоры по модулю 2

80. — 80, мультиплексоры 81., — 81

fit для выдачи кода адреса.

На фиг. 5 представлена структурная схема блока управления 8, который содержит узел этапов 82, раскрытый на фиг. 6, узел управления считыванием 83, раскрытый на фиг. 7, узел управления записью 84, раскрытый на фиг. 8, входной коммутатор 85, раскрытый на фиг. 9, и выходной коммутатор 86, раскрытый на фиг. 10.

На фиг. 6 представлена функциональная схема узла этапов 82. Расположение входа и выходов. узла соответствует расположению их на фиг. 5.

Узел содержит счетчик этапов 87, дешифратор этапов на пять выходов 88, счетчик итераций 89, дешифратор итераций на в выходов 90, триггер 91, элементы НЕ 92 и 93, элементы И 94—

97 (трехвходовой) элемент И 98, (двухвходовые) элементы. ИЛИ 99 и 100 и (трехвходовые) элементы ИЛИ 101 и 102.

На фиг. 7 представлена функциональная схема узла управления считыванием 83. Расположение входов и выходов узла соответствует расположению их на фиг. 5. Узел содержит синхронизатор 103, триггеры 104 — 106, сдвиговые регистры (на 4 разряда) 107 и 108, выполняющие роль элементов задержки, (двухвходовые) элементы И 109-117, (двухвходовые) элементы ИЛИ 118 - 120, (трехвходовые) элементы И 121 " 125, (трехвходовые) элементы ИЛИ 126 и 127. и элемен" ты НЕ 128 и 129.

На фиг. 8 представлена функциональная схема узла управления записью 84. Расположение входов и выходов узла соответствует расположению

1086438

12 их на фиг. 5. Узел содержит сдвиговые регистры 130 и 131 (на 4 разряда), выполняющие роль элементов задержки, триггеры 132 и 133, (двухвходовые) элементы И 134 — 139,, (двухвходовые) 5 элементы ИЛИ 140-143, элементы НЕ 144 и 145, (трехвходовые) элементы И 146—

150;

На фиг ° 9 представлена функциональная схема входного коммутатора, который содержит элементы 2 ИИЛИ 151-155, (трехвходовые) элементы И 156 и 157, (двухвходовые) элементы ИЛИ 158 и 159 и элемент HE 160.

Расположение выходов соответствует расположению их на фиг. 5.

На фиг. 10 представлена функциональная схема выходного коммутатора 86, который содержит (двухвходовые) элементы И 161 и 162, элементы 2ИИЛИ 163-168 и элемент НЕ 169. Расположение входов коммутатора 86 соответствует расположению их на фиг. 5.

Для пояснения работы процессора рассмотрим реализуемый в нем алгоритм быстрого преобразования Фурье (БПФ).

Входная последовательность (Sj) где j =О, 1, 2, ...,N-1, преобразуется в комплексную последовательность 30

$3(j )j, где j =О, 1, 2,...,Й/2-1, путем представления каждой пары со; седних отсчетов комплексным числом, причем четные отсчеты (Ьо,5, +, ° ° °

-P 2) считаются реальными, а нечет- 35 ные (5„, SÝ3, S<, ...,SN „) — мнимыми частями комплексных чисел. Вычисление коэффициентов Фурье от преобразованной последовательности заключается в вычислении промежуточных коэф- 40 фициентов по базовым формулам алгоритма БПФ:

А; (j ) = A; „(j)+A; „(к) ® м, (1)

А, (к) =A „"(;) -A „"(ê) а"„, (г) где 1 — номер текущей итерации, 45

1 1, 2, З,...,rn,m=Eoy И-М, % 1 — значение комплсксного весового коэффициента.

Значение h равно двоичной инверсии кода номера зоны вычислений в итера- 5О ции. Так, для двоичного кода а„, а>, ВЭ ...,м„„, A двоично-инверсный код будет m m-s с 3 с 2 1 код номера зоны представляется rn-разряд.— ным двоичным кодом. 55

Номера зон на итерациях будут:

1=0 для первой итерации;

1=0,1 для второй итерации;

i =0,1,2,3 для третьей итерации; (1 =0,1,2,3,...,й/ 1-1 для последней итерации.

Так как преобразованная,.последовательность стала в два раза короче исходной, то количество итераций для вычисления будет на единицу меньше, а емкость оперативной памяти сокращается вдвое. Соответственно сокращается время вычисления на каждой итерации в два раза.

После вычисления промежуточных ко-. эффи. иентов производится вычисление .коэЬЬициентов Фурье по формулам:

А+А А -А

6 - 1 Й2-к + 1 К(2-«Ж 1 (Э1

2,21 N

И/2-К Ф Nl2-W ,й/2-Х 2 . 21 где = 1- ; к =1, 2, ...,(H(4-1);

А и А 1, — промежуточные коэффициейты, вычисленные по формулам (1) и (2).

Вычисление по формулам (3) выполляется в два этапа. На первом производится вычисление выражений

". " н „".— н»„ г

2 i

После вычисления выражений (5) выполняется второй этап, заключающийся в вычислении коэффициентов Фурье по формулам (3) и (4), аппаратная реализация которых такая же, как и базовых формул (1) и (2). Отличие заключаетея ° в формировании адресов весовых коэффициентов % ы и операндов.

1с

Следует отметить, что вычисления по формулам (1) - (4) позволяют определить только М/2 коэффициентов Фурье, Однако для спектрального анализа этого вполне достаточно, так как вторая половина спектра симметрична относительно первой.

Время вычисления коэффициентов по формулам (3) и (4) равно времени вычисления по базовым формулам (1) и (2} на двух любых итерациях.

Процессор работает следующим образом.

Перед вычислением коэффициентов

Фурье в блок оперативной памяти 3 .вводится последовательность входных

108643

13 отсчетов(5Д. Каждая пара соседних отсчетов поступает на информационные входы процессора 21 и 22 одновремени сопровождается сигналом синхронизации приема числа по входу 24. Четные отсчеты (Sî,Só, ..., м 2) поступают на информационные входы регистра 55 арифметического блока 1 через первые входы элементов И 13 и элементов ИЛИ 15, а нечетные (5, 5, !

О

5„ ) — на информационные входы регистра 56 арифметического блока 1 через первые входы элементов И 14 и элементов ИЛИ 16.

Во время ввода счетчик этапов 87 (фиг. 6) блока управления 8 находится в нулевом состоянии, при этом с первого выхода дешифратора этапов 88 блока управления 8 на вторые входы групп элементов И 13 и 14 по шине (выходу) 30 поступает разрешающий потенциал.

Сигнал синхронизации приема чисел через первый вход элемента ИЛИ 120 (фиг. 7) блока управления 8 поступает 5 на последовательный вход сдвигового регистра 130 (фиг. 8) блока управления 8 и ьа входы записи регистров 55 и 56 пэ входу 32 — 3 (фиг. 2).

Тактовые импульсы по входу 23 поступают на сдвиговый вход регистра 130 и обеспечивают последовательное продвижение сигнала синхронизации по его разрядам.

Сигнал с выхода сдвигового регист-З5 ра 130 производит запись в регистры 61-64 арифметического блока 1 входных отсчетов, поступающих на их информационные входы с выходов регистров 55 и 56 через сумматоры 57 — 60

40 арифметического блока 1, на вторые входы которых поступает нулевая информация, заданная при установке исходного состояния процессора. Одновременно этот же сигнал устанавливает

45 в единичное состояние триггер 132 и через элемент ИЛИ 140 поступает на .последовательный вход сдвигового регистра 131 (фиг. 8) блока управления 8. Сдвиговые регистры 130 и 131 служат в качестве схем задержки. Сдвиговый регистр 130 обеспечивает задержку сигнала записи в регистры 61-.

64 относительно сигнала записи в регистры 56 и 55 на время вычисления в сумматорах 57-60. Сдвиговый регистр 131 обеспечивает задержку изменения кода адреса и информации на

8 14

/ входах блоков оперативной памяти на

I время их цикла записи. Триггер 133 (Фиг. 8) блока управления во время ввода находится в нулевом сос" тоянии и разрешающий потенциал с его нулевого плеча по входу 34 поступает на вторые входы элементов 2 И-ИЛИ 12 и 11, тем самым к информационным входам блоков оперативной памяти будут подключены выходы регистров 61 и 63.

Изменение знаков входных отсчетов на элементах 17 н 18 не производится, так как на вторые нх входы поступают нулевые потенциалы с выходов элементов И 138 и 139 (фиг. 6) блока управления 8.

Триггер 91 (фиг. 6) блока управления 8 находится в нулевом состоянии, Нулевой потенциал с единичного выхода этого триггера по,входу 38 поступает.на третьи входы (входы управления записью и считыванием) первогс и через элемент НЕ 20 второго блоков оперативной памяти 2 и 3. Высокий уровень на третьем входе блока оперативной памяти задает режим записи, а низкий — режим считывания. Поэтому входные отсчеты записываются в блок оперативной памяти З.-Кроме того, нулевой потенциал триггера 91 поступает на элементы выходного коммутатора 86 (фиг. 10) блока управления 8 и обеспечивает подключение выходов элементов ИЛИ 141-143 и элемента И 137 (фиг. 8) блока управления 8 по шинам 40 на входы формирователя адресов и оперативной памяти 7 (фиг. 4). Во время ввода всей последовательности входных отсчетов на выходах элементов ИЛИ 141-143 находится низкий потенциал. Низкие потенциалы с выходов элементов ИЛИ 141-143 поступают соответственно через элементы И 162, 2 И-ИЛИ 166 и 167 выходного коммутатора 86 (фиг. 10) на управляющие входы мультиплекеоров

81 — 81щ и вторые входы элементов сумматоров по модулю 2 801 — 80 „ по входам 40-4, 40-3 и 40-2, обеспечивая тем самым передачу кода регистра адреса 68> — 68,„через мультиплексоры 81 - 81 (фиг. 4) на (адресный) вход блока оперативной памяти 3.

Во время ввода в счетчике итераций 89 (фиг. 6) блока управления 8 нулевой код, при этоМ на всех выходах дешифратора 90 низкий потенциал.

1086438

16

20

Низкие потенциалы с выходов дешифратора 90 по выходам 41 поступают на входы элементов формирователя адре сов оперативной памяти 6 и 7 и задают в формирователе приращений кода адреса режим естественного порядка счета.

На первом входе элемента И 135, на втором входе элемента И 136, на первом и третьем выходах элемента И 149 низкие потенциалы, а на первом. и третьем входах элемента И 150 высокие потенциалы (фиг. 8), поэто- му сигналы с выхода сдвигового регистра 131 проходят только на выход элемента И 150 (фиг, 8). С выхода элемента И 150 через элемент ИЛИ 143 эти.сигналы в качестве сигналов счета поступают через первый вход элемента 2 И-ИЛИ 168 (на втором входе этого элемента высокий потенциал) выходного коммутатора 86 (фиг. 10) по шине 40-1 на первые входы элементов И 71,и 72 (счетный вход) формиро вателя адресов оперативной памяти 7 (фиг. 41). С приходом каждого сигнала счета содержимое регистра адреса 68 — 68 увеличивается на единиtn цу °

I Сигнал счета с номером К(2 во вре- 30 мя записи в блок оперативной памя.ти 7 пары отсчетов с номеромй(Я, проходя по цепочке элементов 71, 761

-76 „, 73„ — 73„„ „, производит переключение триггеров 68 . — 68 регист- З5

Al ра адреса из единичного в нулевое состояние и через первые вход элемента И 75, второй вход элемента ИЛИ 78 в качестве сигнала переполнения по третьему выходу 44 (фиг. 4) поступает40 на третий вход элемента 2 И-ИЛИ 153 и первый вход элемента 2 И-ИЛИ 155 (фиг. 9). На этом ввод массива входных отсчетов заканчивается. В каждой ячейке блока оперативной памяти 745 записаны по два соседних отсчета.

Второй этап работы процессора заключается в вычислении промежуточнЫх коэффициентов Фурье по формулам (1) и (2). На всех итерациях, кроме по-

50 следней, адреса записи вычисленных операндов А;(1) и A„.(%) такие же,как и адреса считывания входных операндов А „(j) и А; „ (к). Обозначим адреса для операндов А „(j) и А. (к)

i-1, 1-1 55 через Х1 и Х2, адреса операндов

Ai(1) и A (к) на всех итерациях, кро.ме последней, через У1 и У2, а для последней итерации — У1 и У2+.

Адреса Х1 и У1 формируются на регистре адреса формирователем прира.щений формирователей адресов 6 и 7 в естественном порядке счета с запретом установки в единичное состояние тех триггеров регистра адреса, номера которых совпадают с позиционным . номером выполняемой итерации, причем

/ первый номер имеет старший триггер 68 регистра адреса (фиг. 4) . Конкретно, на первой итерации запрещена установка в единицу триггера 68, на второи итерации триггера 68 и т.д.

Формирование адресов Х2 и У2 производится логическим суммированием на элементах ИЛИ 79 — 79 кода реrn гистра адреса 68 — 68 с позиционным номером выполняемой итерации.

Формирование адресов У1 и У2 производится двоичной инверсией адресов У1 и У2 через вторые и четвертые входы мультиплексоров 81 — 81 . 3aÏ1 пись результатов вычислений по адресам У1 и У2 обеспечивает естествен- . ный порядок их расположения в блоке оперативной памяти 6 или 7.

Значения комплексных весовых коэф° 2m le фициентов 3 хранятся в ячейN=e ках блока постоянной памяти последо-. вательно, причем и однозначно соответствует номеру ячейки.

Считывание кодов весовых коэффициентов в арифметический блок 1 производится в начале каждой итерации и по сигналу конца зоны, поступающему с выхода элемента И 70 (фиг. 4) на втором выходе 43 для блока 6 и по второму входу 44 для блока 7. Адреса для считывания весовых коэффициентов формируются путем двоичной инверсии на элементах 2 И-ИЛИ 67 — 67 кода счет.t чика адреса 65.

Рассмотрим работу процессора по вычислению промежуточных коэффициентов по формулам.(1) и (2) на примере обработки первой пары операндов первой итерации.

Сигнал переполнения по окончании ввода с выхода элемента ИЛИ 78 блока 7 (фиг. 4) по третьему выходу 44 через первый вход элемента 2 И-ИЛИ 155 (на втором входе высокий потенциал), через второй вход элемента ИЛИ 159 (фир. 9)входного коммутатора, в качестве сигнала конца записи массива, поступает на вход узла управления считыванием 83 и на третий вход узла

17 108643 управления записью 84. В блоке управления 8 сигнал конца записи массива производит следующее: через второй вход элемента И 94 (на первом входе высокий потенциал) и второй вход эле- 5 мента ИЛИ 99 добавляет единицу в счетчик этапов 87, обеспечивая тем самым высокий уровень на втором выходе дешифратора этапов 88 (фиг. 6) и низкий на всех остальных выходах; переключение триггера 91 (фиг. 6) из нулевого в единичное состояние, устанавливая тем самым блок оперативной памяти 2 в режим записи, а блок . оперативной памяти 3 в режим считывания; через первый вход элемента И 96 (на втором выходе высокий потенциал) устанавливает в единичное состояние триггер 106 (фиг. 7) узла управления считыванием 83 и трег- 20

rep 133 (фиг. 8) узла управления записью 84; через синхронизатор 103 (фиг. 7) устанавливает в единичное состояние триггер 104 и через элементы ИЛИ 118 и 12б первые разряды. сдвиговых регистров 107 и 108; подтверждает нулевое состояние триггера 132 и регистра 131 (фиг. 8) узла управления записью 94.

Высокий потенциал с единичного вы- 30 хода триггера 91 (фиг. 6) по двенадцатому выходу узла этапов поступает на вход элемента НЕ 169, на вторые входы элементов И 161 и .162 и на четвертые входы элементов 2 И-ИЛИ 163—

168 (фиг. 10), обеспечивая тем самым передачу сигналов из узла управления считыванием 83 по выходам 40 в формирователь адресов 7 и передачу сигналов из узла управления записью 84 40 .по выходам 39 в формирователь адрео сов 6.

Высокий уровень на втором выходе дешифратора этапов 88 и единичное

45 состояние триггера 106 обеспечивает формирование высокого потенциала на выходе элемента. И 116 и низкого - на: выходе элемента И 117 (фиг. 7) узла управления считыванием 83, при этдм на выходах элементов И 162 и 2 И50

ИЛИ 167 низкие потенциалы, а на выходе элемента 2 И-HJIH 166 †. высокий потенциал (фиг. 1.0) выходного коммутатора 86. Эти потенциалы, поступая по выходам 40-3, 40-2, 40-4 в формирователь адресов 7, обеспечивают формирование и выдачу адреса Х2 в блок оперативной памяти 3, при этом на выходах его устанавливается значение операнда А; „(к) . Аналогично высокий уровень на втором выходе дешифратора этапов 88 и единичное состояние триггера 133 (фиг. 8) узла управления записью 84 обеспечивают в формирователе адресов 6 формирование и выдачу из него в блок оперативной памяти 2 адреса У2. Адреса Х2 и У2 формируются на элементах ИЛИ 79 1 — 79„, при этом на управляющих входах А и В соответственно единичный и нулевой потенциалы и на выходы мультиплексоров передаются уровни вторых входов (входы "1"). На выходе элемента И 113 в процессе выполнения второго этапа держится высокий потенциал. Поступая по выходу 28 (фиг. 1) на вторые входы элементов 2 И-ИЛИ 9 и 10, этот потенциал разрешает прямую передачу операндов из блоков оперативной памяти 3 или. 2 в арифметический блок 1, т.е. мнимая часть операнда поступает на первый вход, .а действительная на второй вход арифметического блока 1.

Высокий уровень единичного плеча триггера 104 (фиг. 7) разрешает прохождение через элемент И 109 тактовых импульсов на сдвиговый вход регистра 107, которые производят последовательное продвижение единицы по разрядам регистра. Сигнал с выхода (старший разряд) сдвигового регистра 107 при единичном состоянии триггера 106 производит следукнцее: через первый вход элемента И 115 по выходу 32-1 поступает на вторые входы регистров 45 и 46 арифметического блока 1 и производит запись в них соответственно реальной и мнимой частей операнда А;„(к); через первый вход элемента ИЛЙ 118 устанавливает в единицу первый разряд сдвигового регистра. 107; через первый вход элемента И 110 производит переключение триггера 106 (фиг. 7).

Тактовые импульсы поступают на сдвиговый вход регистра 108 (фиг, 7)„ производя продвижение единицы по разрядам регистра. Сигнал с выхода сдвигового регистра 108 производит следующее: по выходу 32-2 поступает на вторые входы регистров 47 и 48 арифметического блока 1, записывая в них соответственно реальную и мнимую часть комплексного весового коэффициента.

1086438

При нулевом состоянии триггера 106 (фиг. 7) на выходе элементов И 116 и 1 17 низкие потенциалы, которые через первые входы элементов 2 И-ИЛИ 166 и 167 по выходам 40-4 и 40-2 поступают в формирователь адресов .7 и совместно с низким, потенциалом с выхода элемента И 162, поступающим по выходу 40-3 также в формирователь

1 10 адресов 7, обеспечивают выдачу в блок оперативной памяти 3 кода адреса Х1, при этом на информационных выходах этого блока устанавливается значение операнда А„ .,(), который аналогично операнду А; „(к) поступа15 ет на первый и второй входы арифметического блока 1.

При нулевом состоянии триггера 106 (фиг. 7) сигнал с выхода сдвигового регистра 107 производит следующее: через третий вход элемента И 121 и второй вход элемента ИЛИ 120 устанавливает в единицу первый разряд регистра 130 (фиг. 8) и но выходу 32-3 ф 25 поступает на вторые (управляющие) входы регистров 55 и 56, записывая в них соответственно реальную и мнимую часть операнда А; „(1); через третий . вход элемента И 124, второй вход элемента ИЛИ 127 узла управления считыванием 83 (фиг. 7) и третий вход элемента 2 И-ИЛИ 168 выходного коммутатора 86 (фиг. 10) по выходу 40-1 по" ступает на.первые входы элементов И 71 и 72 (счетный вход) форми- 35 рователя адресов 7, увеличивая содер-. жимое регистра адреса 68 1 — 681.

При выполнении .всех этапов обработки сумматоры 53 и 57 выполняют

40 операцию сложения входных операндов, сумматоры 54 и 58 выполняют операцию вычитания, причем вычитаемым являются операнды, поступающие на вторые входы этих сумматоров. Низкий потенци-.

45 ал с третьего выхода дешифратора эта-. пов.88 (фиг. 6) по выходу 33 поступает на управляющий вход сумматора 59 ! (фиг. 2) и через элемент НЕ 19 по выходу 42 (фиг. 1) на управляющий вход сумматора 60, обеспечивая тем самым операцию сложения на суммато- ре 59 и операцию вычитания на сумматоре 60.

На информационные входы регистров 61 и 63 поступают реальная и мнимая части результата A;(j), а на информационные входы регистров 62 и 64 поступают соответственно реальная и мнимая части результата А;(к).

Сигнал с выхода сдвигового регистра 130 (фиг. 8), задержанный по отношению к входному сигналу на время задержки сумматоров 57-60, производит следующее: по выходу 32-4 записывает результаты А (j) и А;(к) в регистры 61-64 арифметического блока 1; устанавливает первый разряд сдвигового регистра 131 через второй вход элемента ИЛИ 140 (фиг. 8) в единичное состояние; устанавливает в единичное состояние триггер 132, разрешая прохождение тактовых импульсов через элемент И 134 на сдвиговый вход регистра 131, Единичное состояние триггера 133 (фиг. 8) обеспечивает подключение выходов регистров 62 и 64 на информационные входы блоков оперативной памяти 2 и 3, при этом из формирователя адресов 6 в блок оперативной памяти 2 поступает адрес У2. К моменту появления сигнала на выходе .регистра 131 в блоке оперативной памяти 2 происходит запись результата А -(к) .

Сигнал с выхода регистра 131 производит следующее: через второй вход элемента И 136 (на первом входе этого элемента разрешающий потенциал, образованный сборкой по ИЛИ второго, третьего и четвертого выходов дешифратора этапов 88, фиг. 6, на элементе ИЛИ 101) переключает в нулевое состояние триггер 133 (фиг. 8), при этом на выходе формирователя адресов 6 формируется адрес У1; через второй вход элемента И 135 и первый вход элемента ИЛИ 140 записывает единицу в первый разряд регистра 131.

При нулевом состоянии триггера 133 к блокам оперативной памяти 2 и 3 подключены регистры 61 и 62.

К моменту появления сигнала на выходе регистра 131 в блоке оперативной памяти 2 происходит запись результата А;()) но адресу У1.

При нулевом состоянии триггера .133 сигнал с выхода регистра 131 через второй вход элемента И 150, второй вход элемента ИЛИ 143, третий вход. элемента 2 И-ИЛИ 165 выходного коммутатора 86 (фиг. 10) по выходу 39-1 поступает на счетный вход формирователя адресов 6 и увеличивает код регистра адреса 68 — 68„,.

1086438

Механизм обработки "последующих пар операндов аналогичен обработке первой пары операндов. Все операн-, ды на первой итерации обрабатываются с одним и тем же весовым коэффициен- 5 том . После считывания всего массива операндов из блока оперативной памяти 2 на выходе элемента И 77> „ формирователя адресов 7 формируется сигнал переполнения, который через первый вход элемента ИЛИ 78 (фиг. 4), третий вход элемента 2 И-ИЛИ 153 и второй вход элемента ИЛИ 158 (фиг. 9) входного коммутатора 85, в качестве сигнала конца считывания массива, устанавливает в нулевое состояние триггер 104 и регистр 107 (фиг. 7), тем самым прекращается процесс считывания массива операндов. с

После записи всех пар результатов на выходе элемента И 77 «1формирователя адресов 6 формируется сигнал переполнения, который через первый вход элемента ИЛИ 78 (фиг. 4), третий вход элемента 2 И-ИЛИ 155, второй вход элемента ИЛИ 159 (фиг. 9), в качестве сигнала конца записи массива, поступает в узел управления считыванием 83, узел управления записью 84 и в узел этапов 82 и производит те же действия, что и после окончания ввода массива данных, за исключением узла этапов 82. В последнем по этому сигналу через элемент И 95 происходит добавление еди- З5. ницы в счетчик итераций 89, тем самым на выходе дешифратора итераций 90 устанавливается вторая итерация (на втором выходе высокий потенциал).

Триггер 91 переключается по каждому 40 сигналу конца записи массива тем самым изменяется режим работы блоков оперативной памяти 2 и 3. Начиная со второй итерации, счи45 тывание комплексных весовых коэффициентов производится не только в начале итерации, но и после прихода каждого сигнала конца зоны, вырабатываемого элементом ИЛИ 70 формирователя адресов, включенного в режим считывания. При выполнении последней итерации при единичном состоянии триггера 133 на выходах элементов ИЛИ 14 1 и 142 (фиг. 8) узла управления записью формируются высокие потенциалы, 5 которые обеспечивают в формирователе адресов .(6 или 7), находящемся в режиме записи, формирование адреса У2 через четвертые входы мультиплексоров 81,, — 81 (фиг. 4).

При нулевом состоянии триггера 133 на выходе элемента ИЛИ 141 высокий потенциал сохраняется, а на выходе элемента ИЛИ 142 устанавливается низкий потенциал. Под воздействием этих потенциалов в формирователе адресов (6 или 7), находящемся в режиме за-. писи, формируются и выдаются через вторые входы мультиплексоров 811-81 адреса У1 через вторые входы

Ill

Ф мультиплексоров 81 1 — 81„ адреса У1

Добавление единицы в счетчик этапов 87 на последней итерации преизво" дится сигналом конец записи массива

/ через первый вход элемента И 98 (на втором н третьем входах .высокие потенциалы и второй вход элемен- ° та ИЛИ 99 (фиг. 6), при этом на третьем выходе дешифратора этапов 88 устанавливается высокий потенциал.

На третьем н четвертом этапах работы процессора производится вычисление коэффициентов Фурье по форму- . лам (3) и (4) от результатов, полученных на втором этапе.

Рассмотрим работу процессора по вычислению пары коэффициентов Фурье.

Пусть A =@+Ü, à A„ =c+d;. (6)

Тогда

На третьем этапе производится вычисление Операндов h1, Л2,61 и 62 на сумматорах 57-60 арифметического бЛока 1 и частичное умножение 61+ 62 на множитель (-1), заключающееся в изменении знака операнда 61 на группе сумматоров по модулю 2 17 при высоком потенциале на их вторых входах. Перестановка местами операндов 61 и выполняется .на.элементах 2 И- ЛИ 9 и 10 (фиг. 1) при выполнении четвертого этапа.

Для вычисления операндов il и 6 с третьего выхода дешифратора этапов 88 по выходу 33 высокий потенциал поступает на управляющий вход сумматора 59 и через элемент НЕ 19

1086438

24 на управляющий вход сумматора 60 арифметического блока 1.

Организация считывания операндов А и Ag«g*B регистры 55, 56 и 45, 46 такая же, как и для операн- 5 дов А; „ (1), А; „(к) при выполнении второго этапа.

Для обеспечения подачи реальной части с, с регистра 45 на вторые входы сумматоров 57, 58 и мнимой час- 10 ти d с регистра 46 на вторые входы сумматоров 59, 60 в регистры 47 и 48 в начале этапа лроизвопится считывание по нулевомч алресч из блока постоянной памяти весового коэдхЬициента, у которого реальная часть равна единице, а мнимая нулю. В результате считывания в регистре 47 все разряды установлены в единичное состояние, а в регистре 48 — нулевое состояние на протиженип всего этапа выполнения.

Адресом на считывание операнда А является прямой код, а операнда А

1с

М2-Ф обратнуй код регистра адреса 68 «

1 25

-68„, формирователя адресов (6 или 7) включенного в режим считывания.

Адреса на запись результатов те

Е же, что и адреса считывания входных операндов, причем запись.1 +1Л про2 30 изводится по прямому коду адреса, а 6„ +16 по обратному коду адреса формирователя адресов, включенного в режим записи.

Формирование обратного кода адреса производится при высоком потенциа-З5, ле па вторых входах сумматоров по модулю 2 80 — 80п1, высокий потенциал формируется на элементе И 117:при единичном состоянии триггера 106 узла управления считыванием 83 (фиг. 7) и на выходе элемента И 137 при единичном состоянии триггера 133 узла управления записью 84 (фиг. 8).

Адреса для считывания и записи операндов передаются в блоки оперативной памяти 2 и 3 через первые входы мультиплексоров 81 †. 81 (фиг. 4)

1 f5 путем подачи на управляющие входы А . и В низких потенциалов с выходов элементов И 161, 2 И-ИЛИ 163 для блока 6, И 162, 2 И-ИЛИ 166 (фиг. 10) для блока 7. Добавление единицы к содержимому регистра 68 „ — ба формиро,вателя адресов (6 или 7), включенно- го в режим считывания, производится через первый вход элемента И 125 и третий вход элемента ИЛИ 127 (фиг. 7).

Добавление единицы к содержимому ре» гистра адреса 68„ — 68,„ формирователя адресов (6 или 7), включенного в режим записи, производится через второй вход элемента И 149 и первый вход элемента ИЛИ 143 (фиг. 8).

Сигналы конца считывания и записи массива на третьем и четвертом этапах формируются при единичном состоянии триггеров 681 — 68 „, при .этом на выходе элемента И 69 (фиг. 4) устанавливается высокий потенциал.

Пусть для определенности триггер 91 находится в единичном состоянии. Тогда высокий потенциал с единичного выхода этого триггера поступает на вход элемента НЕ 160 и на четвертые входы элементов 2 И-ИЛИ 151155. Формирователь адресов 7 включен в режим считывания, а формирователь адресов 6 — в режим записи. Высокий потенциал с выхода элемента И 69 формирователя адресов 7 по выходу 44 через третий вход элемента 2 И-ИЛИ 151 поступает на второй вход элемента И 156 (на третьем входе высокий потенциал) ° При поступлении импульсного сигнала с выхода элемента ИЛИ 120 (фиг. 7) на первый . вход элемента И 156 (фиг. 9) на его выходе формируется сигнал конца считывания массива, который устанавливает в нулевое состояние триггер 132, прекращая процесс считывания.

Высокий потенциал с выхода элемента И 69 формирователя адресов 6 по выходу 43 через третий вход элемента 2 И-ИЛИ 154 поступает на первый вход элемента И 157 (на втором входе высокий потенциал). При поступлении импульсного сигнала с выхола элемента 131 (фиг. 8) на третий вхол элемента И 157 íà его выхоле формируется сигнал конца записи массива, который произволит лействия аналогичные лействиям на прельшущих этапах.

К счетчику этапов 87 добавляется еди- ница, а на дещифраторе этапов устанавливается высокий потенциал на четвертом выходе.

При выполнении четвертого этапа вычисление коэффициентов Фурье произВОДИТСЯ ПО фОРМУЛаМ ви=(л1+ Л2«(|6„+6 «% Ф в =(+ «-(1Й+в «% (gg)

° 2Й11 к=1, 2, 3,..., -,-1) Щ =e

t «ц

1086438

26

Третье отличие заключается в из- 40 менении знака мнимой части результата 6 1, для получения результата

S. . Это обеспечивается подачей высокого потенциала с выхода элемента И 139 (фиг. 8) по выходу 37 на вторые входы сумматоров по модулю 2 (фиг. 1) на время записи результата

8g 2 в блок оперативной памяти (2 или 3).

Формирование адресов блоками 6 и 7 для считывания и записи операндов, а также формирование сигналов конца считывания и конца записи массива аналогично третьему этапу. Сигнал Конец записи массива по окончании четвертого этапа увеличивает код счетчика этапов 87, при этом на пятом выходе дешифратора эта5S

Вычисление коэффициентов Фурье по формулам (9) и (10) аналогично выполнению любой итерации за исключением трех отличий.

Первое отличие заключается в пере- 5 крестной передаче комплексного операнда (-В +62) в регистры 45 и 46 арифметического блока 1 из блока оперативной памяти 2 или 3. Это обеспечивается подачей высокого потенциа1О ла с выхода элемента И 112 (фиг. 7) по выходу 29 на четвертые входы элементов 2 И-ИЛИ 9 и 10 на время при— ема операнда (-ib +4 ). Тщк самым в регистр 45.записан код операн- 15 да 6, а в регистр 46 код операнда (- 6, ) .

Второе отличие заключается в прямой передаче в блок постоянной памяти .4 кодов адресов счетчика адре- 20 са 65 (фиг. 3), при этом на вторые входы элементов 2 И-ИЛИ 67., — 67„,, подается высокий потенциал с четвертого выхода дешифратора этапов 88 по шине 31-1. Считывание весовых коэф25 фициентов из блока постоянной памяти 4 в арифметический блок 1 и добав ление единицы в счетчик адреса 65 производится для каждой пары обрабатываемых операндов, причем первая пара операндов обрабатывается с весовым коэффициентом по адресу 00 ...01.

Это обеспечивается добавлением единицы в счетчик- адреса 65 сигнала с выхода регистра через первый вход З5 элемента И 111 и второй вход элемента ИЛИ 119 (фиг. 7) узла управления считыванием 83. пов 88 устанавливается высокий потеницал (этап вывода результатов).

При выводе результатов вычисления узел управления записью 84 не работает, т.е. триггер 132 (фиг. 8) находится в нулевом состоянии. Каждый коэффициент Фурье, выдаваемый по выходам 25 и 26 из блока оперативной памяти 2 и 3, сопровождается сигналом синхронизации выдачи числа с выхода элемента И 114 по выходу 27;

В процессе вывода внешнему абоненту выдаются в естественном порядке Klg коэффицентов Фурье.

По окончании вывода формируется сигнал конца считывания массива, который производит установку в нулевое состояние триггера 104 (фиг. 7). На этом работа процессора по вычислению коэффициентов Фурье заканчивается.

Следует отметить, что вычисление коэффициента Фурье с номером К/4 на третьем и четвертом этапах работы процессора не производится: это потребовало бы введения в процессор значительного оборудования. В качестве коэффициента Фурье с номером МИ используется промежуточный коэффициент с этим номером, вычисленный на втором этапе работы процессора и отличающийся от истинного коэффициента знаком перед мнимой частью. Эта неточность не имеет принципиального значения, так как на последующих этапах в основном используется сумма квадратов модулей реальной и мнимой частей .этих коэффициентов.

Данный процессор обладает рядом технических преимуществ по сравнению с аналогичными процессорами. Основным из них является высокое быстродействие при выполнении обработки входной информации, высокое быстродействие достигается за счет представления действительной последовательности входных отсчетов размерностью N комплексной входной последовательностью КЦ и введением двух этапов вычислений по формулам (7) (10), что позволяет сократить время вычислений почти в два раза; введения и соответствующей организации работы формирователей адресов оперативной памяти и самой оперативной памяти, что исключает простои в работе арифметического блока и блоков оперативной памяти, т.е. достигнута конвейерная обработка информации.

27 1086438 28 другим преимуществом процессора фурье в естественном порядке за счет является сокращение в два. раза ем- реализации в процессоре соответсткости блоков оперативной памяти при вующей работы формирователей адресов сохранении функциональных возмож- оперативной памяти исключает ностей за счет упаковки кажд и пары 5 необходимость перестановки кососедних отсчетов в каждую ячейку эффициентов фурье на последуюпамяти. Кроме того, вывод сформиро- щих этапах обработки инфор" ванных (вычисленных) коэффициентов машки.

1086438

1086438

1086438

1086438

1086438 г.7

1086438

1086438

1086438

4Н

Составитель А.. Баранов

Редактор О. Колесникова Техред Л.Коцюбняк Корректор В. Гирняк .Заказ 2243/46 . Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035-, Москва, Ж-35,,Раушская наб., д. 4/5

Филиал ППП "Патент", г;Ужгород, ул.Проектная, 4