Запоминающее устройство с самоконтролем

 

ЗАЛОЬМНАИЩЕ УСТРОЙСГЮ С САМОКОНТРОЛЕМ, содержащее блоки памяти и блоки коитроля, одни входы которых являются входом устройства, выходы блоков памяти соединены с другими входами блоков контроля,.одни выходы которых соединены с входамиблоков поразрядного сравнения,первые выходы которых являются выходом устройства, отличающее с я , тем, что, с целью повышения надежности устройства за счет исправле- , ния двухбитовых и других ошибок, пфатных двум, в него введены первый,, второй,третий и четвертый элеменп / ..v,,: Ii3 И, элемент задержки, первый и второй блоки сравнения, инвертор, причем доурие выходы блоков контроля подключены к входам первого блока сравнения и первым входам второго и третьего элементов И, выходы которых соединешл с соответствующикм входами блоков поразрядного сравнения , вторые выходы которых соединены с входами первого элемента И, выход которого подключен к первому входу второго блока сравнения и к входу инвертора, выход которого соеданен с вторыми входами второго и третьего элементов И, выход первого блока сравнения подключен к второму входу второго блока сравнения, вы (Л ход которого связан с первым входом , с четвертого элемента И, второй вход которого подключен к выходу элемента задержки, вход которого является управлякщим входом устройства, выходы .:второго блока сравнения и четвертого элемента И являются контрольными выходами устройства. 0005 4ib О5

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) 3 5р G 11 С 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЬ1ТИЙ

ОПИСАНИЕ ИЗОБРЕТЕН

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21 ) 349049 1/18-24 (22) 06.09.82 (46) 15.04.84. Бюл. 9 14 (72) В.E.Õââaèê и Е.И.Жуков (53) 681. 327 (088. 8) (56) I . "Электроника", 1980, В 1, с. 79-86.

2. Авторское свидетельство СССР

У 696545, кл. С 11 С 29/00, 1979 (прототип) . (54) (57) ЗАПОМЛНАЯМЩЕ УСТРОЙСТВО С

САМОКОНТРОЛЕМ, содержащее блоки памяти и блоки контроля, одни входы которых являются входом устройства, выходы блоков памяти соединены с другими входами блоков контроля, одни выходы которых соединены с входами.:. блоков поразрядного сравнения,первые выходы которых являются выходом устройства, отличающее ся тем, что, с целью полнения надежности устройства эа счет исправления двухбитовых и других ошибок, кратных двум, в него введены первый, второй, третий и четвертый элементы

И, элемент задержки, первый и второй блоки сравнения, инвертор, причем другие выходы блоков контроля подключены к входам первого блока сравнения и первым входам второго и третьего элементов .И, выходы которых соединены с соответствующими входами блоков поразрядного сравнения, вторые выходы которых соединены с входами первого элемента И, выход которого подключен к первому входу второго блока сравнения и к входу инвертора, выход которого соединен с вторыми входами второго и третьего элемент. в И, выход первого блока сравнения подключен к второму входу второго блока сравнения, выход которого связан с первым входом четвертого элемента И, второй вход которого подключен к выходу элемента эадерзки, вход которого является управляющим входом устройства, выходы .:второго блока сравнения и четвертого элемента И являются контрольными выходами устройства.

1086461 2

10 ния (2) .

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам.

Известно запоминающее устройство с оамоконтролем, использующее избыточное кодирование по коду

Хэммннга для обнаружения одно- и двухбитовых ошибок, исправления однобитовых ошибок (1) .

Недостатками этого устройства являются отсутствие воэможности достоверного обнаружения многобитовых ошибок, исправления двух- и многобитовых ошибок, возможность постановки ложного диагноза в случае появления многобитовой ошибки, воспринимаемой устройством контроля во многих случаях как однобитовая ошибка или отсутствие ошибки.

Наиболее близким но технической сущности к предлагаемому является запоминаощее устройство с самоконтролем, содержащее блоки памяти,выхо— ды которых соединены с первымн входам блоков поразрядного сравнения и первыми входаьы блоков контроля, выходы блоков контроля и блоков поразрядного сравнения подключены к входам блока формирования сигнала отказа, выходные и управляющие шины, блок задержки строба считываO

Однако это устройство не исправляет двухбитовые и другие кратные двум ошибки. Следует отметить,что по мере развития технологии БИС и связанного с этим повышения степени интеграции происходит переход к изготовлению все в больших количествах БИС ЗУ с многоразрядной организацией (4.8.16 разрядов). В настоящее время все или почти все БИС.

ПЗУ, ППЗУ, ЭППЗУ выпускаются с разрядностью 8 или 16, появляется все большее количество БИС ОЗУ с разрядностью 4 или 8 (например, статические ОЗУ 1Кх4, 1Кх8, динамиче- ские ОЗУ 16Кх4 и т.д+ Для таких

БИС резко повышается вероятность отказа целого многоразрядного слова, а следовательно, и появления многобитовой ошибки.

Целью изобретения является повышение надежности заповынакицего устройства за счет исправления двухбитовых ошибок и ошибок кратных двум.

Поставленная цель достигается тем,что в запоминающее устройство!

55 с самоконтролем, содержащее блоки памяти и блоки контроля, одни входы которых являются входом устройства, выходы блоков памяти соединены с другими входами блоков контроля, одни выходы которых соединены с входами блоков поразрядного сравнения, первые выходы которых являются выходом устройства, введены первый, второй, третий и четвертый элементы И, элемент задержки, первый и второй блоки сравнения, инвертор,причем другие выходы блоков контроля подключе ны к входам первого блока сравнения и первым входам второго и третьего

1 элементов И, выходы которых соединены с соответствующими входами блоков поразрядного сравнения, вторые выходы которых соединены с входами первого элемента И, выход которого подключен к первому входу второго блока сравнения и к входу инвертора, выход которого соединен с вторыми входами второго и третьего элементов И, выход первого блока сравнения подключен к второму входу второго блока сравнения, выход которого связан с первым входом четвертого элемента И,второй вход которого подключен к выходу элемента задерж-. ки, вход которого является управляющим входом устройства, выходы второго блока сравнения и четвертого элемента И являются контрольныьы выходами устройства.

На чертеже изображена принципиальная схема предлагаемого устройства.

Устройство содержит два блока 1 памяти, блоки 2 поразрядного сравнения, блоки 3 контроля, четыре элемента И 41, 42.43.4Ф .Входные шины 5, управляющую шину 6, выходные шины 7, первую контрольную шину 8, инвертор 9, элемент 10 задержки,два блока 111 и 112 сравнения, вторую контрольную шину 12.

Устройство работает следующим об- разом.

На входы двух блоков 1 памяти и двух блоков 3 контроля по коду Хэмминга поступают коды адреса, числа команд по входным шинам 5 и запрос по шине 6 от арифметического устройства (на чертеже не показано) . Считанная из блоков памяти информация контролируется блоками 3 контроля по коду Хэмминга. В случае отсутствия ошибок в информации, считан1086461

Э ной из обоих блоков 1 памяти, или наличия в ней однобитовой ошибки, корректируемой блоками 3 контроля по коду Хэмминга, на входах блоков 2 поразрядного сравнения устанавливается истинная информация, а на каждом из их выходов устанавливается сигнал сравнения логическая "1 ") .

При этом на выходе первого элемента

И 4) устанавливается также сигнал )0 логической "I", соответствующий исправной работе запоминающего устройст" ва. На шине 8 по исте .анни времени, необходимого на считывание информации, ее контроль и, если нужно, корт 15 ,ректировку,установится сигнал "Ответ ЗУ". По этому сигналу арифметическое устройство может принять и использовать достоверную информацию, установившуюся на выходных ши- 20 нах 7.

В процессе работу ЗУ возможно появпение двух- или -многобитовых ошибок. отказ отдельных двух и более ячеек памяти в одном адресе; отказ целого слова или групп слов в многоразрядной БИС; отказ целой БИС с многоразряп- 30 ной организацией; отказ дешифратора многоразряд,ной БИС,приводящий к считыванию информации из другого адреса или одновременно из двух адресов; 35 отказ схем управления одного из блоков памяти (адресные схемы, схема выбора кристалла, схемы регенерации и другие) и т.п.

В любом из этих случаев считанная из двух блоков памяти информация оказывается неидентичной и не

Мох9Т быть скорректирована блоком контроля по коду Хэмминга. Поэто-. муна одном,двухи более выходах бло- 45 ка 2 поразрядного сравнения устанавливается сигнап не сравнения (логический "0"), вследствие чего на выходе первого элемента И 41 установится сигнал ошибки, соответствую- 50 щий также логическому "О". Одно.временно сигнал ошибки устанавпивается на выходе одного или двух (если ошибка: в обоих блоках памяти) блоков 3 контроля по коду Хэмюиига. 5, Дапьнейшая работа устройства определяется характером обнаруживвемой при контроле ошибки.

1. Двух- или многобитовая ошибка имеется в одном иэ блоков 1 памяти. При этом на первый вход второго и третьего элементов И 4 и 4я подается сигнал ошибки от первого элемента И 4) через инвертор 9, а на второй вход одного из элементов

И 42,43- сигнал ошибки от соответствукк его блока 3 контроля.по коду Хэмминга, элемент И срабатывает и запре-. щает считывание информации в данном такте от неисправного блока. На выходных шинах 7 устанавливается информация, считанная из другого исправного блока. Сигнал запроса,задержанный на элементе 10 задержки, через четвертый элемент И 44 поступает на шину 8.

2. Неисправность обнаруживается в обоих блоках 1 памяти . Сигнал ошибки устанавливается на выходе первого элемента И 41 и на находах обоих блоков 3 контроля по коду Хэмминга.

В этом случае срабатывают второй и третий элементы И 4 и 4, запрещая выдачу информации от обойк блоков

1 памяти на выходные шины 7. Одновременно с выходов сигналов ошибок блоков 3 контроля по коду Хэмьмнга поступает одинаковая информация на оба входа первого блока 111 сравнения на выходе которой "устанавливается логическая "1", поступающая на первый вход второго блока ) lg сравнения,на другой вход которого подан сигнал ошибки от элемента И 4 (сигнал логического "0"). На выходе второго блока I I сравнения, соединенного с шиной )2 сигнала некорректируемой ошибки, устанавливается логический "О", свидетельствукиций об отказе ЗУ. Сигнал некорректируемой ошибки поступает на четвертый элемент И 4 ) и запрещает выдачу сигнала на ши ну 8.

3. Одной из возможных реакций блока контроля по коду Хэмминга на многобитовую ошибку является ее необнаружение. Тогда при появлении необнаруживаемой многобитовой ошибки в одном из блоков 1 памяти сигнал ошибки на выходе соответствукщего блока 3 контроля по коду Хэмминга отсутствует так же, как и на другом бпоке контроля, подключенном к исправному блоку памяти, однако на выходе первого элемента И 4) при этом сигнал ошибки вырабатывается. Как и в .пре108646 ) Составитель О. Кулаков

Редактор М. Петрова Техред А,Бабинец . Корректор А.Зимокосов

Заказ 2257/47 Тираш 575 Подписное

ВНИИПИ Государственного кожтета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г Улпород, ул. Проектная, 4 дыдущем спучае срабатывает втордй блок 1 сравнения, на шине 12 появляется сигнал некорректнруемой ошибки, сигнал ответа ЗУ на шине 8 не появляется, при появлении некорректируемых ошибок вопрос о дальнейшем использовании ЗУ или его выключении решается оператором или автоматом системы. Вероятность появления необнаружнваемой многобитовой ошибки весьма низка.

Так, для. 32-разрядного блока памяти достоверность обнаружения многобитовых ошибок составляет, более 97Х.