Устройство для преобразования двоичного кода в код системы счисления с отрицательным основанием /его варианты/

 

1. Устройство для преобразования двоичного кода в код системы счисления с отрицательным основанием , содержащее элемент И, отличающееся тем, что, с целью расширения области применения устройства за счет оберпечения возможности преобразования отрицательных двоичных чисел в прямом коде, устройство содержит одноразрядный сумматор, два элемента задержки и узел тактирования , причем информационный вход устройства соединен с первым входом одноразрядного сумматора, выход суммы которого соединен с первым входом элемента И и выходом устройства, выход элемента И через первый элемент задержки соединен со вторым входом одноразрядного сумматора, вы9 ход переноса одноразрядного сумматора через второй элемент задержки соединен с третьим входом одноразрядного сумматора, тактовый вход устройства соединен с и формационным входом узла тактирования, знаковый вход устройства соединен с управляющим входом узла тактирования, выход которого подключен к второму входу г элемента И. со с

СОЮЗ COBETCHHX

И

РЕСПУБЛИК

„SU„„97994

Эцц С 06 Р 5 02

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3475013/18-24 (22) 26.07.82 (46) 15,06.84. Бюл. У 22 (72) В.В. Березкин (53) 681.325(088.8) (56) 1. Н.Н. Поснов. "Применение отрицательных систем счисления в после.— довательных вычислительных машинах".—

В сб.: Вычислительная техника. Под ред. А.М. Оранского, Минск, "Наука и техника", 1964, с. 15-26.

2. MADEI Ь. Conversion from conventionaI to negative-base number

representations "IRE Trans on EIectron. Comput." 1961, voI. ЕС-12, Ф 4, р. 779.

3. Патент США и 3652840, кл. 235/155, опублик. 1972 (прототип). (54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ

ДВОИЧНОГО КОДА В КОД СИСТЕМЫ СЧИСЛЕ НИЯ С ОТРИЦАТЕЛЬНЫМ ОСНОВАНИЕМ (ЕГО

ВАРИАНТЫ). (57) 1. Устройство для преобраэовас ния двоичного кода в код системы счисления с отрицательным основанием, содержащее элемент И, о т л ич а ю щ е е с я тем, что, с целью расширения области применения устройства за счет обеспечения возможности преобразования отрицательных двоичных чисел в прямом коде, устройство содержит одноразрядный сумматор, два элемента задержки и узел тактирования, причем информационный вход устройства соединен с первым входом одноразрядного сумматора, выход суммы которого соединен с первым входом элемента И и выходом устройства, выход элемента И через первый элемент задержки соединен со вторым входом одноразрядного сумматора, выход переноса одноразрядного сумматора через второй элемент задержки соедйнен с третьим входом одноразрядного сумматора, тактовый вход устройства соединен с информационным входом узла тактирования, знаковый вход устройства соединен с управляющим входом узла тактирования, выход которого подключен к второму входу элемента И.

109

2. Устройство для преобразования двоичного кода в код системы счисления с отрицательным основанием, содержащее элемент И, о т л и ч а ющ е е с я тем, что, с целью расширения области применения устройства за счет обеспечения возможности преобразования отрицательных двоичных чисел в прямом коде, устройство содержит полусумматор, элемент ИЛИ, элемент задержки и узел тактирования, причем информационный вход устройства соединен с первым входом полусумматора, выход суммы которого соединен с первым входом элемента

И и выходом устройства, выход элемента И подключен к первому входу элемента ИЛИ, второй вход которого подключен к выходу переноса полусумматора, выход элемента ИЛИ через эле7994 мент задержки подключен ко второму входу полусумматора, тактовый вход устройства соединен с информационным входом узла тактирования, знаковый вход устройства соединен с управляющим входом узла тактирования, выход которого подключен к второму входу элемента И.

3. Устройство по пп.. 1 и 2, о тл и ч а ю щ е е с я тем, что узел тактирования содержит триггер и коммутатор, выход которого соединен с выходом узла, информационные входы коммутатора подключены к прямому и инверсному выходам триггера, счетный вход которого соединен с информационным входом узла, управляющий вход узла соединен с управляющим входом коммутатора.

5 т

Изобретение относится к цифровой вычислительной технике и может быть использовано в арифметических устройствах ЭВМ, работающих в системах счисления с отрицательными основаниями.

Известно, что любое число А мои ает быть представлена как 4 в 1в б

1=1 l0 где В (-1 и 0 4 Ь; i-В-1. Подобное представление чисел позволяет записывать положительные и отрицательные числа без специального указания знака. Выполнение арифметических операций при этом заключается только в действиях над собственно числами, каких-либо операций над знаками производить не приходится, что упрощает выполнение арифметических операций (1 ).

Устройства, работающие в системе счисления с отрицательным. основанием, могут работать совместно с обычной двоичной аппаратурой, и это 25 требует перевода чисел из одной системы счисления в другую. Задача эта может решаться программным путем j2j.

Однако это не всегда является удобным, так как требует использования универсальных вычислительных машин.

Наиболее близким к предлагаемому по технической сущности является устройство для преобразования двоичного кода в код системы счисления с отрицательным (минус — двоичным) основанием, содержащее два триггера, элементы И, И-НЕ, НЕ, причем счетный вход первого триггера соединен с тактовым входом второго триггера,с так- товым входом устройства, информационный вход которого подключен к первым входам первого элемента И.и первого элемента И-НЕ и ко входу элемента НЕ, выход которого соединен с первыми входами второго элемента И второго элемента И-НЕ, прямой и инверсный выходы первого триггера подключены ко вторым входам первого и второго элементов И соответственно, выходы которых соединены с установочными входами второго триггера, прямой и инверсный выходы которого соединены со вторыми входами второго и первого элементов И-НЕ соответственно, выходы которых подключены ко входам третьего элемента И-НЕ, выход которого является выходом устройства 133.

109

7994

15 э

Недостатком данного устройства является малая область применения, поскольку оно предназначено для преобразования двоичных чисел в дополнительном коде. Если двоичные числа отрицательные,и представлены в прямом коде, то приходится использовать преобразователь прямого кода в дополнительный и обратно, что примерно вдвое увеличивает оборудование и 10 уменьшает быстродействие.

Цель изобретения — расширение области применения устройства за счет обеспечения возможности преобразования двоичных чисел в прямом виде.

Поставленная цель достигается тем, что устройство для преобразования двоичного кода в код системы . счисления с отрицательным основанием, содержащее элемент И, содержит одноразрядный сумматор, два элемен- . та задержки и узел тактирования, причем информационный вход устройства соединен с первым входом одноразрядного сумматора, выход суммы которого соединен с первым входом элемента И и выходом устройства, выход элемента И через первый элемент задержки соединен со вторым входом одноразрядного сумматора, выход переноса одноразрядного сумматора через второй элемент задержки соединен с третьим входом одноразрядного сумматора, тактовый вход устройства соединен с информационным входом узла тактирования, знаковый вход устрой35 ства соединен с управляющим входом узла тактирования, выход которого подключен к второму входу элемента И.

Кроме того, устройство для преоб- 40 разования двоичного кода в код сисо темы счисления с отрицательным основанием, содержащее элемент И, содержит полусумматор, элемент ИЛИ, элемент задержки и узел тактирования, .причем информационный вход устройства соединен с первым входом полусум-. матора, выход суммы которого соединен с первым входом элемента И и выходом устройства, выход элемента

И подключен к первому входу элемента

ИЛИ, второй вход которого подключен к выходу переноса полусумматора, выход элемента ИЛИ через элемент задержки подключен ко второму вхо- 55 ду полусумматора, тактовый вход устройства соединен с информационным входом узла тактирования, знаковый вход устройства соединен с управляющим входом узла тактирования, выход которого подключен,к второму входу элемента И.

Узел тактирования содержит триггер и коммутатор, выход которого соединен с выходом узла, информационные входы коммутатора подключены к прямому и инверсному выходам триггера, счетный вход которого соединен с информационным входом узла, управляющий вход узла соединен с управляющим входом коммутатора.

На фиг. 1 представлен первый вариант выполнения устройства, на фиг. 2 — второй вариант выполнения устройства на фиг. 3 — пример выполнения узла тактирования; на фиг. 4 — другой пример выполнения узла тактирования.

УстРойство для преобразования двоичного кода в код системы счисления с отрицательным основанием

9о первому вар анту (фиг. 1) содержит одноразрядный сумматор 1, элемент И 2, элементы задержки 3, 4 и узел тактирования 5, Информационный вход 6 устройства соединен с первым входом сумматора f, выход суммы которого подключен к выходу 7 устройства и первому входу элемента И 2, выход которого соединен со входом элемента задержки 3. Выход переноса сумматора 1 подключен ко входу элемента задержки 4. Выходы элементов задержки 3 и 4 соединены со вторым и третьим входами сумматора 1 соответственно. Знаковый вход 8 устройства подключен к управляющему входу узла 5, информационный вход которого соединен с тактовым входом 9 устройства, а выход — со вторым входом элемента И 2.

Устройство для преобразования двоичного кода в код системы счисления с отрицательным основанием по второму варианту (фиг. 2) содержит полусумматор 10, элемент И 2, элемент ИЛИ 11, элемент задержки 3 и узел тактирования 5. Информационный вход 6 устройства соединен с первым входом полусумматора 10, выход сумьы которого подключен к выходу 7 устройства и к первому входу элемента

И 2, выход которого соединен с -первым входом элемента ИЛИ 11, второй вход которого подключен к выходу переноса полусумматора 10,, выход элемен1097994 та ИЛИ 11 через элемент задержки 3 подключен ко второму входу полусумматора 10. Знаковый вход 8 устройства подключен к управляющему входу узла 5, информационный вход которого соединен с тактовым входом 9 устРойства, а ВьтхОД вЂ” сО BT0PbM ВХОДОМ элемента И 2.

Узел тактирования 5 предназначен для пропуска в зависимости от знака преобразуемого числа только четных или только нечетных тактовых импульсов из серии импульсов, каждый из которых поставлен в соответствие Очередкому разряду преобразуемого чис- 15 ла« поступающему на вход устройства

Б последовательной форме ° Выполнение узла 5 может быть самым разнообразним«Напр-.-1ь.ер, как показано на фнг. 3, узел 5 содержит триггер 12

;сммутатс«о 13, выход которого является Выходо1 J, зля упраВляющий

Вход соединен с управляющим входом узла 5 (ссед :.непнсгс со входом 8 устройства) . а информационные входы подключены к прямому и инверсному

Бьп Одам триГГера 12, счетньй ВХОД которого подключен к информационному .-3хОду узла 5,ссединеннОму со Входом

9 устройства). Коммутатор 13 может 3р бит!=,. например, Выполнен на элементах li 14, 15„ ИЛИ 16 (может быть выполнен также и по другому, например на логических элементах другого типа).

Триггер 12 перед началом работы

Обнуляется сигналом, поступающим на

его установочньй Вход, Узел 5, выполненный таким образом, может быть

llри«мен«Ген H случае у если сигнал на !

= хсде 8 является пОтенциальным (под рр держивается постоянным В те ение всего времени работы устройства), Если сигнал на входе 8 импульсный, узел 5 может быть выполнен на триггере 17, прямой выход которого явля- ется Выходом узла 5. счетный вход соединен с информационным входом узла

5 (Входом 9), управляющий вход которого (Вход 8) соединен с установочным Входсь тсиггера I7, Осуществляя предварительную установку триггера 17, Устройство работает следующим Образом.

В первом Варианте и случае пресб азования положительных чисел узел

5 подает разрешающий сигнал на второй Вход элемента И 2 в четные так1 ь,: 17а боты yl трой««TВ ч т ««В те так ты, когда на вход б поступают четные разряды преобразуемого двоичного кода. Преобразуемое двоичное число в прямом коде должно быть представлено и = (t+2) разрядами, где число двоичных разрядов, обеспечивающее динамический диапазон преобразуемых двоичных чисел. При выбранной схемной реализации узла 5 тактовые сигналы, поступающие по входу 9, должны несколько опережать соответствующие им информационные сигналы на входе 6 с тем, чтобы к моменту появления сигнала на выходе суммы сумматора 1 переходные процессы в схеме узла 5 были уже закончены и элемент

И 2 был надежно закрыт (или открыт) пс Второму входу. При этом в случае наличия 1" на Выходе суммы сумматора 1 (в четном такте) она проходит через открытьй элемент И 2 на вход элемента задержки 3, с выхода которого она в следующем такте поступает на второй вход сумматора 1. В случае образования "1" на выходе переноса сумматора 1, она, будучи задержанной на один такт (элементом задержки 4), приходит на третий вход сумматора 1. Процесс преобразования покажем на примере преобразования двоичного кода С = "00111" в код системы счисления с отрицательным основанием. В первом такте работы значение "1" младшего разряда кода С, поступающее на вход сумматора 1, проходит на его выход, а следовательно, на выход 7 устройства, Элемент И 2 в первом такте закрыт отсутствием разрешающего сигнала на выходе узла 5. Во втором такте значение "1" второго разряда кода С (нумерация разрядов идет со стороны младших) также поступает на выход 7, Однако, ввиду того что на выходе узла 5 присутствует разрешающий сигнал, это значение, кроме того, проходит на вход элемента задержки 3, который Осуществляет его запоминание дс начала следующего (третьего) такта. В третьем такте значения "1" поступают как на первьй, так и на второй входы сумматора 1. При этом на выходе суммы сумматора 1 формируется значение "0" (которое поступает на выход 7, а на выходе переноса — значение "1", которое запоминается элементом задержки 4 до начала четвертого такта). В четвертом такте на первый и второй входы сумматора

1097994 8 суммы полусумматора 10 в том такте, когда на выходе узла 5 имеется разрешающий сигнал, либо в случае возникновения сигнала "1" на выходе переноса полусумматора l0. Логика работы устройства исключает одновременное появление сигналов "1" на обоих входах элемента ИЛИ 11. В случае появления сигнала 1 на одном из !

О входов элемента ИЛИ 4 он проходит на вход элемента задержки 3, которнй осуществляет его запоминание до начала следующего такта.

Полусумматор 10 осуществляет пос15 ледовательное преобразование разрядов двоичного кода, начиная с младшего, следующим образом.

Если в предыдущем такте на вход элемента задержки 3 не поступал сиг20 нап " 1", данный разряд преобразуемого кода проходит на выход 6 без изме— кения если в предыдущем такте на вход элемента задержки 3 поступал сигнал "1", данный разряд преобра25 зуемого кода инвертируется °

1 поступают значения "0", а на третии вход (с выхода элемента задержки

4) — значение "1". На выходе суммы сумматора 1 при этом формируется значение "!", которое поступает на выход 7 устройства и через открытый элемент И 2 (поскольку на выходе уз-. ла 5 в четвертом такте подан разрешающий сигнал) — на вход элемента задержки 3. В пятом такте значение

"1" с выхода элемента задержки 3 пос тупает на второй вход сумматора 1, формируя на его выходе суммы значение "1", которое поступает на выход

7. Таким образом, на выходе 7 устройства за пять тактов формируется код А = 11011, который является пред ставлением кода С в системе счисления с отрицательным основанием

В- = 2(А = (2)4 1+(-2}31+(-2) 2.0 +

+) -2)! 1 + (-2) 1 = 16 — 8 + 0 — 2

1 =7; С =240+ 2 0+2 .1

+2 .1+2 ° 1 =0+0+4+2+ 1

= 7).

При преобразовании отрицательных чисел работа устройства аналогична описанной выше с той лишь разницей. что подача разрешающего сигнала на выходе узла S осуществляется в нечетные такты работы устройства. 30

Во втором варианте (фиг. 2) логика работы по существу та же. Узел

5 функционирует ицентично тому, как было показано в первом варианте— выдает сигналы на выходе только в

35 четные такты работы устройства при преобразовании положительных чисел (значение "0" на входе 8) или только в нечетные такты работы устройства при преобразовании отрицатель- 40 ных чисел (значение "1" на входе 8).

Сигнал "1" поступает на один из входов элемента ИЛИ 11 либо в случае возникновения сигнала "1" на выходе

Таким образом, предлагаемое устройство при небольшом количестве оборудования позволяет осуществлять преобразование двоичного кода в код системы счисления с отрицательным основанием. По сравнению с прототипом данное устройство позволяет осуществлять преобразование как положительных, .так и отрицательных чисел, заданных прямым кодом (без пред— варительного преобразования прямого кода в дополнительный), что позволяет в этом случае расширить область применения устройства. При своей реализации второй вариант при незначительном увеличении такта работы требует меньшего количества оборудования и является предпочтительным.

1097994

Составитель И. Пчелинцев

Редактор Н. Горват Техред Ж.Кастелевнч Корректор Г. Решетник

Заказ 4207!40 Тирак 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Фипиал ППП "Патент", r. Уигород, ул. Проектная, 4