Преобразователь кода грея в двоичный код и обратно

 

ПРЕОБРАЗОВАТЕЛЬ КОДА ГРЕЯ В ДВОИЧНЫЙ КОД И ОБРАТНО, содержащий первый блок неравнозначности, в состав которого входят одновходовый элемент памяти, первьй и второй ферриттранзисторные элементы запрета и переклочатель , причем входы записи первых одновходового феррит-транзистор-, ного элемента памяти и .феррит-транзисторного элемента запрета соединены с первым информационным входом преобразователя, первый тактовый вход которого соединен с тактовыми входами первых одновходового ферриттранзисторного элемента памяти и феррит-транзисторного элемента запрета , отличающийся тем, что, с целью повышения скорости пре образования кодов, в него введен второй блок неравнозначности, а в оба блока неравнозначности введены первый и второй двухвходовые феррит-тр.анзисторные элементы памяти, первый входы которых соединены с выходами первого и второго феррит-транзисторных элементов запрета соответственно, вЫходы которых соединены с вторыми входами записи второго и первого двухвходовых феррит-транзисторных элементов памяти, тактовые входы которых соединены соответственно с первым и вторым тактовыми входами преобразователя , выходы одновходового, первого и второго двухвходовых феррит-транзисторных элементов памяти соединены соответственно с размыкаю щим контактом переключателя, с выходом преобразователя и с замыкающим контактом переключателя, переключающие контакты переключателей первого и второго блоков неравнозначности соединены соответственно с запрещающим и информационными входами первого и второго феррит-транзисторных элементов запрета второго и первого блоков неравнозначности, первый и второй информационные входы преобразователя соединены с запрещакидими входами вторых феррит-транзисторйых 00 элементов запрета первого и второго со блоков наравнозначности, тактовые СП входы вторых феррит-транзисторных элементов запрета первого и второго блоков неравнозначности соединены соответственно с первым и вторым тактовыми входами преобразователя, вторые информационный и тактовый входы преобразователя соединены соответственно с входами записи и тактовыми входами одновходового феррит-транзисторного элемента памяти и первого феррит-транзисторного элемента запрета второго блока неравнозначности.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУ6ЛИН

„„SU„„1089571

3(59 06 Р 5/02

ОПИСАНИЕ ИЗОБРЕТЕНИ,, К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР пО делАм изОБРетений и ОтнРыт1 9 (21) 3510451/18-24 (22) 11. 11. 82 (46) 30.04.84. Бюл. 9 16 (72) 3.И.Гафаров (71) Уфимский ордена Ленина авиационный институт им. Серго Орджоникидзе (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

У 999039, кл. 6i Об F 5/02, 1981.

2. Авторское свидетельство СССР

В 913364, кл. G 06 F 5/02, 1980 (прототип). (54)(57) ПРЕОБРАЗОВАТЕЛЬ КОДА ГРЕЯ

В ДВОИЧНЫЙ КОД И ОБРАТНО, содержащий первый блок неравнозначности, в состав которого входят одновходовый элемент памяти, первый и второй ферриттранзисторные элементы запрета и переключатель, причем входы записи первых одновходового феррит-транзистор-, ного элемента памяти и,феррит-транзисторного элемента запрета соединены с первым информационным входом преобразователя, первый тактовый вход которого соединен с тактовыми входами первых одновходового ферриттранзисторного элемента памяти и феррит-транзисторного элемента запрета, отличающийся тем, что, с целью повышения скорости преобразования кодов, в него введен второй блок неравнозначности, а в оба блока неравнозначности введены первый и второй двухвходовые феррит-транзисторные элементы памяти, первый входы которых соединены с выходами первого и второго феррит-транзисторных элементов запрета соответственно, выходы которых соединены с вторыми входами записи второго и первого двухвходовых феррит-транзисторных элементов памяти, тактовые входы которых соединены соотве гственно с первым и вторым тактовыми входами преобразователя, выходы одновходового, первого и второго двухвходовых феррит-транзисторных элементов памяти соединены соответственно с размыкаю. щим контактом переключателя, с выхо- дом преобразователя и с замыкающим контактом переключателя, переключающие контакты переключателей первого и второго блоков неравнозначности g соединены соответственно с запрещающим и информационными входами первого и второго феррит-транзисторных элемейтов запрета второго и первого блоков неравнозначности, первый и второй информационные входы преобразователя соединены с запрещающими входами вторых феррит-транзисторных С 1 элементов запрета первого и второго Я) блоков наравнозначности, тактовые Ж входы вторых феррит-транзисторных элементов запрета первого и второго блоков неравнозначности соединены

1aaasL соответственно с первым и вторым тактовыми входами преобразователя, вторые информационный и тактовый входы преобразователя соединены соответственно с входами записи и тактовыми входами одновходового феррит-транзисторного элемента памяти и первого феррит-транзисторного элемента запрета второго блока неравнозначности.

1 10895

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении устройств управления подвижными звеньями роботов-манипуляторов. 5

Известен преобразователь кода Грея в двоичный код, содержащий блок неравнозначности с пятью элементами памяти, причем входы записи первого и второго элементов памяти подключены !

О к информационному входу преобразователя, запрещающий-ъход второго элемента памяти соединен с входом записи третьего элемента памяти, выходы. второго и третьего элементов памяти еое- 1 ,1;инены соответственно с входом записи четвертого и пятого элементов памяти, выходы которых подключены к информационному выходу прербраэователя и к входу записи третьего элемента памяти, О выход первого элемента памяти соединен. с запрещающим входом пятого элемента памяти, тактовые входы четвертого и пятого элементов памяти подключены к входу первого такта, а тактовые входы первого, второго и третьего элементов памяти. - к входу второго такта преобразователя «1 ).

Недостатки укаэанного устройства заключаются в низкой скорости преоб" раэования кодов и невозможности обратного преобразования двоичного кода в код.Грея.

Наиболее близким к предлагаемому является преобразователь кода Грея З в двоична код и обратно, содержащий блок неравнозначности с шестью элементами памяти и переключателем режима, причем входы записи первого и второго элементов памяти подключены 40 к информационному входу преобразователя, запрещающий вход второго элемента памяти соединен с входом записи третьего элемента памяти, выходы второго и третьего элементов памяти соедине- 45 ны соответственно с входами записи четвертого и пятого элементов памяти, выходы которых подключены к информационному выходу.преобразователя и к замыкающему контакту переключателя 50 режима, переключающий контакт. которого соепинен с вхолом записи третьего элемента памяти, а его размыкающий контакт - е выходом шестого элемента памяти; вход записи которого соединен с выходом первого элемента памяти и запрещающим входом пятого элемента памяти, при этом тактовые входы чет71 вертого, пятого и шестого элементов памяти подключены к входу первого такта, а тактовые входы первого, второго и третьего элементов памяти - к входу второго такта преобразователя (21.

Недостаток известного преобразователя состоит в низкой скорости преобразования, так как для преобразования л-разрядного кода требуется (2n+2) тактов.

Цель изобретения — повышение скоl рости преобразования кодов.

Поставленная цель достигается тем, что в преобразователь кода Грея в двоичный код н обратно, содержащий первый блок неравнозначности, в состав которого входят одновходовый ферриттранзисторный элемент памяти, первый и второй феррит-транзисторные элементы запрета и переключатель, причем входы записи первых одновходового феррит-транзисторного элемента памяти и феррит-транзисторного элемента запрета соединены с первым информационным входом преобразователя, первый тактовый вход которого соединен с тактовыми входами первых одновходового феррит-транзисторного элемента памяти и феррит-транзисторного элемента запрета, дополнительно введен второй блок неравнозначности, а в оба блока неравнозначности введены первый и второй двухвходовые феррит-транзисторные элементы памяти, первые входы которых соединены с выходами первого. и второго феррит-транзисторных элементов запрета соответственно, выходы которых соединены с вторыми входами записи второго и первого двухвходовых феррит-транзисторных элементов памяти, тактовые входы которых соедийены соответственно с первым и вторым тактовыми входами преобразователя, выходы одновходового, первого и второго двухвходовых феррит-транзисторных элементов памяти соединены соответственно с размыкающим контактом переключателя, с выходом преобраэрвателя и с замыкающим контактом переключателя, переключающие контакты переключателей первого и второго блоков неравнозначностн соединены соответственно с запрещающим и информационными входами первого и второго феррит-транзисторных элементов запрета второго и первого блоков наравноэначности, первый и второй информа1089571 ционные входы преобразователя соединены с запрещающими входами вторых феррит-транзисторных элементов запрета первого и второго блоков неравноэначности, тактовые входы вторых 5 феррит-транзисторных элементов запрета первого и второго блоков неравнозначности соединены соответственно с первым и вторым тактовыми входамн преобразователя, вторые информационный и тактовый входы преобразователя соединены соответственно с входами записи и тактовыми входами одновходового феррит-транзисторного элемента .памяти и первого феррит-тринэистор- 15 ного элемента заптера второго блока

1 неравнозначности.

На чертеже приведена структурная схема предлагаемого преобразователя.

Преобразователь содержит два бло- 20 ка 1 и 2 неравнозначности, каждый иэ которых имеет одновходовой ферриттранзисторный элемент 3 памяти, феррит-транзисторные элементы 4 и 5 запрета, двухвходовые феррит-тран- 25 зисторные элементы б и 7 памяти и переключатель 8.

В блоке 1 неравнозначности вхоы 9 и 10 записи и запрещающий вход 11 соответственно элементов 3 - зб

5 подключены к первому информационному входу 12 преобразователя.

В блоке 2 неравнозначности входы 9 и 1О и запрещающий вход 11 соответст-. венно элементов 3 — 5 подключены к второму информационному входу 13 преобразователя. В каждом из двух блоков 1 и 2 неравнозначности выход 14 элемента 3 соединен с размыкающнм контактом 15 переключателя 8, замыкаю о щий контакт 16 которого подключен к выходу 17 элемента 6, выход 18 эле-мента 4 соединен с первым входом 19 записи элемента 6 и с вторым вхо1 дом 20 записи элемента 7, выход 21 ,элемента 5 соединен с первым вхо дом 22 записи элемента 7 и с вторым

:входом 23 записи элемента 6. ВыхоI

1цы 24 элементов 7 блоков неравноэначности 1 и 2 подключены к информацион- О ному выходу 25 преобразователя.

Вход 26 записи н запрещающий вход 27 соответственно элементов 5 и 4 блока 1 неравнозначностн подключены к переключающему контакту 28 переключа-5> теля 8 блока 2 неравноэначности, а вход 26 записи и запрещающий вход 27 . соответственно элементов 5 и 4 блока 2 неравнозначности подключены к переключающему контакту 28 переключателя 8 блока 1 неравнозначности. Тактовый вход 29 элемента 7 блока 1 неравнозначности и тактовые входы 30-33 элементов 3-6 блока 2 неравноэначности подключены к первому тактовому входу 34 преобразователя, а тактовые .входы элементов 3-6 блока 1 неравнозначности и тактовьФ вход 29 элемента 7 блока 2 неравнозначиости подключены к второму тактовому входу 35 второго такта преобразователя.

Сущность изобретения заключается в том, что преобразование разрядов кода в устройстве осуществляется в каждом иэ двух тактов Ф„,и 12 . Последовательные разряды кода стараими разрядами вперед подаются поочередно на первый 12 и второй 13 информационные входы преобразователя. В режиме Преобразования "Код Грея - двоичный код" замыкаются контакты 16 и 28 переключателей 8, а при обратном преобразовании — контакты 15 и 28 переключате» лей 8 блоков 1 и 2 неравнозначности. °

В такте 1„, например, происходит подача на информационньй вход 12 преобразователя 1-ro, З-ro, 5-го и т.д. (нечетных) разрядов преобразуемого коца, реализация логических операций

"Запрет" на феррит-транзисторных элеФ» ментах 4 и 5 запрета блока 1. неравноэначности, реализация логических операций "Дизъюнкция" на двух входовых элементах б и 7 памяти блока 2 неравноэначности и выдача результата пре дыдущего преобразования с элемента 7 блока 1 неравнозначности на информационный выход 25 преобразователя.

В такте Ф происходит подача на ин2 формационный вход 13. преобразователя четных разрядов преобразуемого кода, реализация логических операций "Запрет" на элементах 4 и 5 блока 2 не,равнозначности, реализация логических операций "Дизъюнкцня" на элементах 6 и 7 блока 1 неравноэначности ,и выдача результата предыдущего преобразования с выхода элемента 7 блока 2.неравнозначности на информационный выход 25 преобразователя. В cosa-. купностн элементы-4-7 каждого иэ блоков 1 или 2 обеспечивают реализацию логической операции "Неравнозначность". Элемент 6 памяти в этих блоках служит для запоминания результата предыдущего преобразования (в реS 108957 жиме работы "Код Грея двоичный код"), а элемент 3 памяти необходим для запоминания значения, преобразуемого . в данном такте разряда кода (в режиме работы Двоичный код - код Грея ). 5

Иэ вышесказанного следует, что в устройстве при преобразовании кода

Грея в двоичный код осуществляется сложение по модулю для очередного разряда кода и значения результата предыдущего преобразования, а при обратном преобразовании — очередного и предыдущего разрядов кода.

Таким образом, если в известном устройстве для преобразования П-раэ- 1S рядного кода было необходимо (2n+2) тактов, в предлагаемом устройстве для этого требуется всего (ь+2) такта, т.е. скорость преобразования кодов увеличена в 2n+2 20

a+2 раз, т.е. положительный эффект в наибольшей степени будет проявляться при преобразовании многоразрядных кодов.

Кроме того, введение новых элементов и связей между ними позволяет осуществить относительное упрощение схемы блока неравнозначности (пять элементов вместо шести), что достигнуто благодаря передаче функции шестого элемента третьему. Последний используется, кроме того, для реализации логической функции "Запрет".

Описанный принцип выполнения устройства, при котором разные разряды преобразуемого кода подаются на разные его входы, может быть использован для расширения функциональных возможностей преобразователя — при наличии

ll блоков неравноэначности возможно преобразование параллельных кодов.

ВНИИПИ Заказ 2934/45 Тираж 699 Подписное

Филиал ППП "Патент" ° г.Ужгород, ул.Проектная, 4